臺(tái)積電近期在北美技術(shù)研討會(huì)上公布了其N2（2nm）工藝技術(shù)相對(duì)于同階段前代工藝的缺陷密度（D0）。據(jù)該公司稱，N2工藝的缺陷密度低于N3（3nm）、N5（5nm）和N7（7nm）制造節(jié)點(diǎn)。此外，幻燈片顯示，臺(tái)積電N2工藝距離量產(chǎn)還有兩個(gè)季度，這意味著臺(tái)積電有望按預(yù)期在2025年第四季度末開(kāi)始生產(chǎn)2nm芯片。

盡管臺(tái)積電的N2工藝是該公司首個(gè)采用全柵環(huán)（GAA）納米片晶體管的工藝技術(shù)，但該節(jié)點(diǎn)的缺陷密度低于同階段的前代工藝，比量產(chǎn)（MP）提前兩個(gè)季度。前代工藝——N3/N3P、N5/N4和N7/N6——都采用了成熟的鰭式場(chǎng)效應(yīng)晶體管（FinFET）。因此，盡管N2是臺(tái)積電首個(gè)采用GAA納米片晶體管的節(jié)點(diǎn)，但其缺陷密度下降幅度比前代工藝在進(jìn)入大規(guī)模生產(chǎn)（HVM）里程碑前更大。

該圖表繪制了缺陷密度隨時(shí)間的變化，時(shí)間跨度從量產(chǎn)前的三個(gè)季度到量產(chǎn)后的六個(gè)季度。在所有顯示的節(jié)點(diǎn)中——N7/N6（綠色）、N5/N4（紫色）、N3/N3P（紅色）和N2（藍(lán)色），缺陷密度隨著產(chǎn)量提升而顯著下降，但下降速度因節(jié)點(diǎn)復(fù)雜度而異。值得注意的是，N5/N4在早期缺陷減少方面最為積極，而N7/N6的良率提升則較為平緩。N2曲線的初始缺陷水平高于N5/N4，但隨后急劇下降，與N3/N3P的缺陷減少軌跡非常接近。

幻燈片強(qiáng)調(diào)，產(chǎn)量和產(chǎn)品多樣性仍然是加速缺陷密度改進(jìn)的關(guān)鍵驅(qū)動(dòng)因素。更大的產(chǎn)量和使用相同工藝的多樣化產(chǎn)品能夠更快地識(shí)別和糾正缺陷密度和良率問(wèn)題，從而使臺(tái)積電能夠優(yōu)化缺陷學(xué)習(xí)周期。臺(tái)積電表示，其N2制造技術(shù)比前代技術(shù)獲得了更多新的流片（因?yàn)榕_(tái)積電現(xiàn)在為智能手機(jī)和高性能計(jì)算（HPC）客戶風(fēng)險(xiǎn)生產(chǎn)N2芯片），缺陷密度下降曲線基本證實(shí)了這一點(diǎn)。

考慮到引入全新晶體管架構(gòu)所帶來(lái)的風(fēng)險(xiǎn)因素，N2的缺陷減少率與之前基于FinFET的節(jié)點(diǎn)保持一致，這一點(diǎn)尤為重要。這表明臺(tái)積電已成功將其工藝學(xué)習(xí)和缺陷管理專業(yè)知識(shí)轉(zhuǎn)移到新的GAAFET時(shí)代，且未遭遇重大挫折。（校對(duì)/李梅）