1.維安半導體“一種基于錯位觸發(fā)的可控硅保護器件”專利公布
2.魯汶儀器“一種原子層刻蝕方法”專利公布
3.進芯電子“一種上電后存儲并行自檢系統(tǒng)及方法”專利獲授權(quán)
4.敏芯股份“傳感器結(jié)構(gòu)及其制備方法、電子設備”專利獲授權(quán)
1.維安半導體“一種基于錯位觸發(fā)的可控硅保護器件”專利公布
天眼查顯示，上海維安半導體有限公司“一種基于錯位觸發(fā)的可控硅保護器件”專利公布，申請公布日為2024年5月14日，申請公布號為CN118039639A。
本發(fā)明提供一種基于錯位觸發(fā)的可控硅保護器件，包括至少一插指單元，每一插指單元包括：襯底以及形成于襯底的第一面的外延層；第一N型阱區(qū)和P型阱區(qū)，分別形成于外延層中；第一N+區(qū)和第一P+區(qū)，分別形成于第一N型阱區(qū)中，第一P+區(qū)與第一N+區(qū)電性連接并作為可控硅保護器件的陽極；第三N+區(qū)，形成于P型阱區(qū)中，第三N+區(qū)的電性輸出端作為可控硅保護器件的陰極；第二N+區(qū)和第二P+區(qū)，形成于外延層中，第二P+區(qū)位于第一N型阱區(qū)遠離P型阱區(qū)的一側(cè)，第二P+區(qū)與第二N+區(qū)相接觸。有益效果：通過將導通路徑與觸發(fā)路徑分離，提高器件魯棒性。
2.魯汶儀器“一種原子層刻蝕方法”專利公布
天眼查顯示，江蘇魯汶儀器股份有限公司“一種原子層刻蝕方法”專利公布，申請公布日為2024年5月14日，申請公布號為CN118039471A。
本發(fā)明涉及半導體器件領(lǐng)域，具體是一種原子層刻蝕方法。本發(fā)明提供了一種原子層刻蝕方法，包括：S1）將氯基氣體進行等離子處理，使晶片的表層原子形成氯化層；S2）將含氮氣體進行等離子處理，對步驟S1）所述晶片的氯化層進行刻蝕。本發(fā)明提供的方法能夠降低晶片在原子層刻蝕時的晶格損傷和電學損傷。實驗表明，采用現(xiàn)有的方法刻蝕氮化鎵后，晶片表面的N元素含量為51.4％；而采用本發(fā)明所述方法刻蝕氮化鎵后，晶片表面的N元素含量為47.8％；可以看出，經(jīng)過氯基氣體改性，含氮氣體刻蝕后的樣品表面產(chǎn)生的N空位更少，可以有效降低N空位帶來的晶格損傷與電學損傷。
3.進芯電子“一種上電后存儲并行自檢系統(tǒng)及方法”專利獲授權(quán)
天眼查顯示，湖南進芯電子科技有限公司近日取得一項名為“一種上電后存儲并行自檢系統(tǒng)及方法”的專利，授權(quán)公告號為 CN117667547B，授權(quán)公告日為2024年5月14日，申請日為2023年12月13日。
本發(fā)明公開了一種上電后存儲并行自檢系統(tǒng)及方法，涉及了存儲器自檢技術(shù)領(lǐng)域，包括云平臺，所述云平臺通信連接有自檢判斷模塊、自檢執(zhí)行模塊、中央處理器模塊以及維保匹配模塊；通過自檢判斷模塊判斷是否開啟存儲自檢；通過自檢執(zhí)行模塊進行存儲器的存儲自檢，并設置定時計數(shù)器進行計數(shù)，當全部的存儲器完成存儲自檢后設置自檢標志；通過中央處理器模塊獲取自檢標志，并判斷其是否符合設置的時間窗口，若符合，則清空定時計數(shù)器的數(shù)值并跳轉(zhuǎn)至主程序，若不符合，則生成溢出標志并觸發(fā)不可屏蔽中斷；通過維保匹配模塊根據(jù)不可屏蔽中斷生成故障參數(shù)表，設置匹配故障庫導入故障參數(shù)表生成維保數(shù)據(jù)信息，進而安排維保人員進行維保處理。
4.敏芯股份“傳感器結(jié)構(gòu)及其制備方法、電子設備”專利獲授權(quán)
天眼查顯示，蘇州敏芯微電子技術(shù)股份有限公司近日取得一項名為“傳感器結(jié)構(gòu)及其制備方法、電子設備”的專利，授權(quán)公告號為CN113666329B，授權(quán)公告日為2024年5月14日，申請日為2021年8月31日。
本申請?zhí)峁┝艘环N傳感器結(jié)構(gòu)及其制備方法、電子設備，該傳感器結(jié)構(gòu)包括：硅基底；設置在硅基底一側(cè)的膜層結(jié)構(gòu)，其中，硅基底遠離膜層結(jié)構(gòu)的一側(cè)設置有空腔，硅基底包括第一部分和第二部分，第一部分與空腔相鄰，第一部分遠離膜層結(jié)構(gòu)的表面與第二部分遠離膜層結(jié)構(gòu)的表面不在同一水平面上，且第一部分的厚度小于第二部分的厚度，以形成連通空腔與傳感器結(jié)構(gòu)之外的環(huán)境的通道。本申請實施例提供的傳感器結(jié)構(gòu)能夠簡化工藝、提高生產(chǎn)效率。
