2025年4月13日至17日，第45屆IEEE CICC（定制集成電路會議）在美國波士頓召開，2025年CICC共錄用論文153篇，模擬集成電路重點實驗室作為唯一署名單位在CICC 2025發(fā)表了5篇學術論文，所涉及研究內容包括高速有線數(shù)據(jù)接口、射頻鎖相環(huán)、高速高精度模數(shù)轉換器、超高速模數(shù)轉換器、高線性度模數(shù)轉換器等。論文工作獲得了西安電子科技大學杭州研究院和集成電路學院、模擬集成電路教育部重點實驗室、模擬集成電路浙江全省重點實驗室等平臺的支持。

CICC(Custom Integrated Circuits Conference)定制集成電路會議是由IEEE主辦的國際頂級集成電路會議之一，在集成電路設計特別是定制模擬、數(shù)字、混合信號與射頻電路設計領域具有廣泛影響力。CICC通常匯聚全球領先高校、研究機構及產(chǎn)業(yè)界的頂尖專家學者，每年吸引大量來自世界各地的集成電路從業(yè)者參與，推動行業(yè)技術演進與前沿突破。

論文一

論文一 13-3: A 13b 2GS/s Time-Domain Pipelined ADC with Split-CDAC Ping-Pong Residue Transfer and PVT-Robust Self-Tracked Time Amplifier

圖1 報告論文13-3

面向射頻直采無線通信等電子系統(tǒng)領域的高速數(shù)據(jù)轉換需求，針對先進工藝下電壓域高速高精度射頻模數(shù)轉換器的設計復雜度高、性能受限、能效低的問題，實驗室提出了一款13位2GS/s高速高精度時間域流水線ADC。提出了一種新型的基于分裂電容乒乓式余量傳輸方式，實現(xiàn)了無衰減、無時鐘偏差、最大化流水線速度等優(yōu)點；提出了一種PVT魯棒的高帶寬時間放大器，通過巧妙的時序設計移除了自身傳播延時以提升帶寬，可在先進工藝下節(jié)省上百皮秒的延時從而提升流水線速度，同時將傳統(tǒng)開環(huán)時間放大器的增益與線性度隨PVT的波動降低80%以上。在2GS/s的采樣率下，奈奎斯特輸入頻率時，實現(xiàn)了70.7dB的SFDR和62.8dB的SNDR，實測功耗為32.2mW，優(yōu)值為14.3fJ/conv.-step。整體性能實現(xiàn)了目前業(yè)界首款采樣率大于1GS/s且有效位數(shù)大于10位的時間域ADC。

該工作以“A 13b 2GS/s time-domain pipelined ADC with split- CDAC ping-pong residue transfer and PVT-robust self-tracked time amplifier”為題，發(fā)表于2025年CICC的高速奈奎斯特域模數(shù)轉換器（High-speed Nyquist ADCs）分會場。該論文第一作者為西安電子科技大學博士研究生趙鑫，通訊作者為西安電子科技大學李登全。

論文二

論文二 13-4: A 32GS/s 8b 16× Time-interleaved Hybrid ADC with Self Detection Offset Calibration, DLL-Based TLSB PVT Variation Calibration and VTC Gain Self-Tracking

圖2 報告論文13-4

針對ADC-DSP的PAM-4收發(fā)器超高速的傳輸和處理數(shù)據(jù)需求，解決超高速采樣率下大的交織因子引起的有效帶寬降低以及PVT性能惡化問題，實驗室提出一款16通道交織32GS/s兩級采樣架構電壓-時間混合域ADC。并結合所提出基于延時鎖相環(huán)的TDC 最小量化步長PVT 校準環(huán)路，級間誤差跟蹤環(huán)路以及片上失調檢測校準環(huán)路，實現(xiàn)了奈奎斯特輸入頻率下SFDR 50.8dB，SNDR 36 dB，模擬帶寬可達到20.9GHz。同時在溫度變化0℃- 100℃范圍內，測試SNDR僅變化1.84dB，在±10% 的電源電壓變化下，SNDR變化2.25dB，具有良好的PVT魯棒性。同時，該工作所實現(xiàn)的單通道2GS/s，這是目前已知在采樣率超過28 GS/s的大規(guī)模時間交織ADC中最快的單通道速率。

該工作以“A 32GS/s 8b 16× Time-interleaved Hybrid ADC with Self Detection Offset Calibration, DLL-Based TLSB PVT Variation Calibration and VTC Gain Self-Tracking”為題，發(fā)表于2025年CICC的數(shù)據(jù)轉換器（Data Converters）分會場。該論文第一作者為西安電子科技大學梁鴻志，通訊作者為西安電子科技大學朱樟明、劉術彬。

論文三

論文三25-3: A 100Gb/s Transmitter with Digital Pre-Distortion and MUX-Merged Voltage-Mode Driver Achieving 3-times INLPP Improvement in 28nm CMOS

圖3 報告論文25-3

面向高速有線通信的數(shù)據(jù)傳輸需求，針對電壓模驅動發(fā)射機輸出阻抗隨輸出電壓變化的問題，實驗室提出一款100 Gb/s數(shù)字預失真校準電壓模發(fā)射機。通過預失真編碼器對輸出DAC控制碼權重進行校準，補償輸出非線性失真，實現(xiàn)了3倍的輸出線性度提升；數(shù)字域校準避免了復雜的模擬校準電路開銷；通過集成最后一級串化電路與電壓模輸出驅動，消除芯片內部最高速節(jié)點，降低片內帶寬壓力與功耗。該工作在PAM-4模式下實現(xiàn)100 Gb/s的數(shù)據(jù)率，能量效率為2.04 pJ/b，實現(xiàn)了基于平面CMOS工藝的DSP-DAC架構發(fā)射機的最佳能效。

該工作以“A 100Gb/s Transmitter with Digital Pre-Distortion and MUX-Merged Voltage-Mode Driver Achieving 3-times INLPP Improvement in 28nm CMOS”為題，發(fā)表于2025年CICC的高速有線和光通信(High-speed Wireline and Optical Communication)分會場。該論文第一作者為西安電子科技大學博士研究生韓晨曦，通訊作者為西安電子科技大學趙瀟騰。

論文四

論文四 35-6: An 18-bit 183.9dB-FoMS, DR MES/Calibration-Free Scalable Zoom ADC using Fully Passive Coarse Modulator and Gain Linearity-Enhanced FIA with Sub-1ppm-THD at Full Scale Input in 65-nm CMOS

圖4 報告論文35-6

面向高精度儀器與測試測量等領域對高線性度模數(shù)轉換器的需求，實驗室提出一款超低失真高能效18位可縮放開關電容Zoom ADC。采用全無源的一階ΔΣ調制器作為粗量化級，實現(xiàn)級間量化噪聲泄漏整形并降低粗量化級的復雜度；采用N抽頭FIR濾波器實現(xiàn)固有線性多位DAC，消除了傳統(tǒng)的數(shù)字結合邏輯和數(shù)據(jù)加權平均模塊；采用粗細兩步建立浮動反相放大器來進一步提高環(huán)路濾波器的線性度。該工作在1.2V電源電壓下，無需任何失配誤差整形或校準技術，實現(xiàn)了101.1dB SNDR、123.5dB SFDR、-121.2dB THD和同類最佳的54.3fJ/conv.-step的Walden優(yōu)值。

該工作以“An 18-bit 183.9dB-FoMS, DR MES/Calibration-Free Scalable Zoom ADC using Fully Passive Coarse Modulator and Gain Linearity-Enhanced FIA with Sub-1ppm-THD at Full Scale Input in 65-nm CMOS”為題，發(fā)表于2025年CICC的高分辨率和噪聲整形ADC（High-Resolution and Noise-Shaping ADCs）分會場。該論文第一作者為西安電子科技大學助理研究員沈愉軻，通訊作者為西安電子科技大學沈易和張延博。

論文五

論文五 34-7: A 0.7-V 26.2-28.5 GHz Dual-Loop Double-Sampling PLL with Floating Capacitor OTA Based Gm-CP Achieving a 45.4-fsRMS Jitter

圖5 報告論文34-7

復雜的低電壓數(shù)字輔助校準與均衡技術通常集成在諸如SerDes收發(fā)器和射頻前端等混合信號電路中，具有顯著提升系統(tǒng)能效的潛力。低電壓、低抖動的整數(shù)-N鎖相環(huán)對于SoC中許多高性能子系統(tǒng)來說至關重要。實驗室提出一款供電電壓0.7V基于雙采樣雙路徑架構的低壓低抖動鎖相環(huán)?；谧耘e開關的前饋通路，在低壓依舊可以實現(xiàn)高增益，快響應速度，降低了采樣失配及噪聲；所提出的基于高線性浮空放大器Gm電路以及四輸入開關電容有源濾波器，使得環(huán)路在低壓工作條件下依舊可以保持低失配，低雜散的優(yōu)異性能。該工作在輸出27GHz信號（四分頻6.75GHz）時，測試積分抖動45.37fs，實現(xiàn)優(yōu)值-255.6 dB FoMJ并可實現(xiàn)0.85MHz-5.85MHz 可配置環(huán)路帶寬。所提出的PLL在保持超過25 GHz高速輸出的同時，實現(xiàn)了最低的供電電壓和抖動。

該工作以“A 0.7-V 26.2-28.5 GHz Dual-Loop Double-Sampling PLL with Floating Capacitor OTA Based Gm-CP Achieving a 45.4-fsRMS Jitter”為題，發(fā)表于2025年CICC的無線收發(fā)器與射頻/毫米波電路與系統(tǒng)（Wireless Transceivers and RF/mm-Wave Circuits and Systems）分會場。該論文第一作者為西安電子科技大學博士研究生常軍，通訊作者為西安電子科技大學朱樟明、梁鴻志。