硅芯科技自研3Sheng Integration Platform，實現(xiàn)三維堆疊芯片的系統(tǒng)級規(guī)劃、物理實現(xiàn)與分析、可測性與可靠性設(shè)計等，集成“系統(tǒng)-測試-綜合-仿真-驗證”五引擎合一，具有統(tǒng)一數(shù)據(jù)底座，支持三維異構(gòu)集成系統(tǒng)的敏捷開發(fā)與可定制化的協(xié)同設(shè)計優(yōu)化，并在多個功能和性能上具有獨(dú)創(chuàng)性。

直面需求

3月在HiPi聯(lián)盟大會，已聽到多位業(yè)內(nèi)頂級設(shè)計專家發(fā)聲Chiplet和3D IC對設(shè)計和EDA挑戰(zhàn)。近年來國內(nèi)設(shè)計三維異構(gòu)集成芯片的困擾似乎集中于設(shè)計出的堆疊結(jié)構(gòu)，卻在仿真和驗證以后仍然發(fā)現(xiàn)諸多問題！于是“缺乏架構(gòu)設(shè)計，急需設(shè)計協(xié)同和優(yōu)化，設(shè)計要素全線左移”已經(jīng)成為了業(yè)界對三維芯片堆疊設(shè)計的共識！要做一個設(shè)計，初心始于SoC的迭代，如果沒有架構(gòu)設(shè)計，嚴(yán)格說是能融合支持IP劃分、工藝選擇、版圖探索、前仿真、互連檢查與優(yōu)化、基于電源和熱的物理實現(xiàn)、跨Die物理簽核的多點(diǎn)協(xié)同設(shè)計的架構(gòu)設(shè)計和早期分析工具，那這樣的設(shè)計通常會南轅北轍。

在近期硅芯科技的行業(yè)分享講座上，創(chuàng)始人趙毅博士基于業(yè)界3D IC設(shè)計遇到的問題做了又一輪的總結(jié)。其中提到：頂層架構(gòu)對于應(yīng)用場景、有效探索和規(guī)劃收斂，以及對于諸多預(yù)分析問題的針對性解決策略；面向封裝設(shè)施，涉及從互連角度對于單Chiplet、凸點(diǎn)、I/O等設(shè)計間的數(shù)據(jù)trade-off、高復(fù)雜度中介層布線優(yōu)化、各種信號線設(shè)計指標(biāo)的對策等問題；在綜合設(shè)計指標(biāo)層面，提出了PPPAC新框架中對于先進(jìn)封裝工藝方案的效益匹配、如何利用封裝結(jié)構(gòu)做性能-成本-穩(wěn)定性的協(xié)同，以及貫穿各級設(shè)計的測試與容錯機(jī)制。

其中，重要提及的是top層的架構(gòu)貫穿始終，配合架構(gòu)設(shè)計的整套綜合與驗證才是有效的。在先進(jìn)封裝的工藝發(fā)展，已經(jīng)進(jìn)入到PPPAC的三維設(shè)計指標(biāo)階段，新的設(shè)計指標(biāo)們需要我們從架構(gòu)到性能的協(xié)同、設(shè)計到封裝的協(xié)同，以及簽核到封裝的協(xié)同共同來考慮問題。

多芯片集成設(shè)計中，多個關(guān)鍵問題都聚焦在架構(gòu)端：若不能在早期的物理和性能上規(guī)劃好設(shè)計方案，后面大量的工作可能也就是試錯，甚至大量的仿真和驗證，在面對大量復(fù)雜互連資源中也僅僅是亡羊補(bǔ)牢。

硅芯科技在這個時間推出Chiplet架構(gòu)設(shè)計工具——3Sheng_Zenith系統(tǒng)建模工具，希望和業(yè)界同仁共同面對Chiplet和先進(jìn)封裝目前遇到的首要問題。

3Sheng Integration Zenith多芯片集成系統(tǒng)建模工具

1.系統(tǒng)級規(guī)劃——從partition到floorplan

2. 互連設(shè)計與優(yōu)化——接口設(shè)計與布線優(yōu)化

3.系統(tǒng)早期分析——架構(gòu)前仿真和成本模型

01系統(tǒng)級規(guī)劃

  1.1  SoC劃分

  1.2  Chiplet建模

  1.3  Floorplan

  1.4  DFT規(guī)劃

1.1 SoC劃分

● SoC劃分是對原有芯片架構(gòu)的一次分解和重構(gòu)探索，從原本的x,y軸，向y方向上的延伸，探索設(shè)計可能、提升系統(tǒng)性能、擴(kuò)展到更大的空間、降低SoC本身設(shè)計成本與良率。

● 3Sheng_Zenith系統(tǒng)建模工具首先將一個SoC設(shè)計（通常為netlist文件）切分為多個小的Die進(jìn)行模塊化處理，為后續(xù)設(shè)計奠定基礎(chǔ)。每個Die被設(shè)計為獨(dú)立的Chiplet，以便于靈活地進(jìn)行布局規(guī)劃和資源優(yōu)化。后續(xù)可通過調(diào)整目標(biāo)函數(shù)（設(shè)計開銷）的cost系數(shù)，執(zhí)行新一輪的迭代，在各項設(shè)計開銷收斂的情況下，逐步完成優(yōu)化的布局。

SoC劃分

1.2 Chiplet建模

● Chiplet建模是系統(tǒng)級規(guī)劃的核心步驟，工具對每個劃分后的Die進(jìn)行建模，形成獨(dú)立的Chiplet模塊，以確保設(shè)計的可重復(fù)性和可擴(kuò)展性。每一塊Die在堆疊設(shè)計中可做為一個IP進(jìn)行物理規(guī)劃和展示。

● 在3Sheng_Zenith工具中，Chiplet建模通過系統(tǒng)規(guī)劃后，即可進(jìn)行物理設(shè)計與測試綜合的協(xié)同設(shè)計，可以在跨Die級別進(jìn)行信號、電源、功耗、時序的分析，并在完成多Die的系統(tǒng)集成后，每個Chiplet的制造成本可以獲得評估。

基于Chiplet模塊的系統(tǒng)級建模

1.3 Floorplan

●Chiplet建模后即可進(jìn)行系統(tǒng)級規(guī)劃（Floorplan）。Floorplan負(fù)責(zé)優(yōu)化所有Chiplet在2.5D/3D集成電路中的布局，確保資源合理分配，為后續(xù)布線和仿真做好準(zhǔn)備。

● 工具支持有豐富的多功能點(diǎn)展示，像飛線、熱力圖等，通過在界面雙擊可以任意切換。

系統(tǒng)級規(guī)劃顯示

1.4 DFT規(guī)劃

● 多芯片集成系統(tǒng)是多個同構(gòu)或異構(gòu)裸片在封裝級別上的混合集成，相較傳統(tǒng)的芯片集成在質(zhì)量保障和測試需求上存在巨大差異——如若沒有進(jìn)行可測性和容錯設(shè)計，大量的Bump互連和TSV存在的設(shè)計和制造問題均可能成為破壞系統(tǒng)穩(wěn)定性和質(zhì)量的潛在風(fēng)險，所以基于互連設(shè)施的3D DFT就尤為關(guān)鍵。

● 3Sheng_Zenith工具在系統(tǒng)規(guī)劃的早期就對DFT和FT（Fault tolerance）設(shè)計資源進(jìn)行規(guī)劃，對測試和容錯所需要的硬件與互連資源在劃分和系統(tǒng)物理規(guī)劃中就進(jìn)行分配，以完成3D系統(tǒng)的穩(wěn)定性、完整性和協(xié)同熱與應(yīng)力管理的設(shè)計準(zhǔn)備。

多芯片堆疊系統(tǒng)的互連故障與修復(fù)功能示例

獲得具有測試完備性的三維堆疊的floorplan后，即可進(jìn)行互連關(guān)系檢查和布線與優(yōu)化，快速完成初步的系統(tǒng)結(jié)構(gòu)，設(shè)計者后續(xù)可以根據(jù)生成的多個結(jié)構(gòu)來進(jìn)一步評估所希望的SoC架構(gòu)如何設(shè)計。

02互連設(shè)計優(yōu)化

  2.1  3D編輯與顯示

  2.2  接口連接性檢查

  2.3  預(yù)布線與優(yōu)化

2.1 3D編輯與顯示在進(jìn)行系統(tǒng)級集成編輯中，工具支持三維坐標(biāo)系的圖形設(shè)計，供設(shè)計者隨意拖動和旋轉(zhuǎn)視角對設(shè)計進(jìn)行改動。支持多形態(tài)堆疊方式，對于各Die重疊部分的互連信息查看與標(biāo)簽檢索，便于自定義調(diào)整，確保系統(tǒng)規(guī)劃階段的互連快速搭建。

(a) 3D編輯與顯示器

(b) 接口連接性檢查

2.2 接口連接性檢查3Sheng_Zenith提供接口連接性檢查的功能，檢查進(jìn)行Bump凸點(diǎn)互連規(guī)劃的物理連接關(guān)系和邏輯連接關(guān)系的一致性。如發(fā)生凸點(diǎn)非對準(zhǔn)、凸點(diǎn)錯位、不正確的凸點(diǎn)連接問題會報錯出來。設(shè)計者在早期完成一輪互連規(guī)劃的檢查，在物理實現(xiàn)之后再完成詳細(xì)的驗證，這樣可以在早期完成宏觀的互連設(shè)計。

2.3 預(yù)布線與優(yōu)化對Bump互連檢查之后，快速進(jìn)入預(yù)布線與優(yōu)化。工具對堆疊結(jié)構(gòu)執(zhí)行全局布線和細(xì)節(jié)布線，確保chiplet之間的信號連接能夠滿足電性要求，并自動迭代優(yōu)化布線效果。布線情況提供實時3D效果圖，對各個層切面可以進(jìn)行觀察，通過菜單窗口切換即可獲得生成的GDS效果圖。

預(yù)布線與優(yōu)化

獲得初步物理編譯的系統(tǒng)，即可進(jìn)入該系統(tǒng)模型的評估，這些指標(biāo)在詳細(xì)設(shè)計中可以進(jìn)一步優(yōu)化，3Sheng_Zenith提供的預(yù)分析工具可支持初步的性能、穩(wěn)定性、設(shè)計開銷與封裝制造成本的基本考量。

03系統(tǒng)早期分析

  3.1  協(xié)同設(shè)計仿真<

  3.2  布線魯棒性<

  3.3  制造成本評估<

3.1 協(xié)同設(shè)計仿真

● 在完成系統(tǒng)級規(guī)劃后，進(jìn)入一個系統(tǒng)性能的早期分析，這是一個多級的協(xié)同設(shè)計仿真 (Multi-level Co-Design and Simulation) 。協(xié)同設(shè)計仿真支持直接調(diào)用3Sheng_Volcano分析工具組件，包括信號完整性分析工具Isis、電源完整性工具Pyros、熱/電熱分析工具Dynam，以及功耗分析工具Atrop，以及物理驗證3Sheng_Ravine工具，以確保所設(shè)計系統(tǒng)的可靠性和穩(wěn)定性（如下圖所示）。

完整的架構(gòu)階段預(yù)分析

● 經(jīng)系統(tǒng)級規(guī)劃的早期分析后，就可進(jìn)入測試容錯設(shè)計與整體的物理設(shè)計實現(xiàn)，分別由3Sheng全流程設(shè)計工具的3Sheng_Ocean和3Sheng_Ranger來完成測試容錯與Chiplet堆疊的物理綜合過程。不同工具之間享有統(tǒng)一的原生數(shù)據(jù)底座，可以實現(xiàn)流程和設(shè)計環(huán)境的靈活切換。這個部分我們在后續(xù)的工具發(fā)布中會進(jìn)一步詳細(xì)介紹，在本篇中暫不贅述。

3.2 布線魯棒性在初步規(guī)劃的多芯片集成系統(tǒng)，其互連布線仍然對最終需要的性能，尤其是高帶寬大功耗場景下，基于制造工藝差異等因素，需要對布線的魯棒性進(jìn)行一次檢查。工具在系統(tǒng)早期分析中，特別針對跨Die互連的電源線和信號線的結(jié)構(gòu)，對系統(tǒng)模型進(jìn)行寄生參數(shù)提取，完成對整體繞線約束的檢查，確保結(jié)構(gòu)的完整和可靠。

3.3 制造成本評估

● Chiplet異構(gòu)集成是下一代的SoC設(shè)計方法，除了IP、軟件、模組、光罩等固定SoC成本以外，Chiplet架構(gòu)設(shè)計的另一個不可或缺組成部分是新系統(tǒng)的制造成本（Fabrication Cost），涉及到根據(jù)劃分、floorplan和布線與優(yōu)化中基于設(shè)計指標(biāo)的迭代收斂，最終要適應(yīng)制造的成本，包括晶圓成本、封裝成本、鍵合成本、測試設(shè)計成本等。

制造成本預(yù)分析

● 3Sheng_Arhi中豐富的制造成本模型是完成先進(jìn)封裝方案的保障，確保達(dá)成系統(tǒng)級設(shè)計，從規(guī)劃到封裝協(xié)同設(shè)計的完整設(shè)計，包括性能指標(biāo)成本與先進(jìn)封裝成本。對于預(yù)布線的多個Chiplet與中介層和基板的集成目標(biāo)，可以獲得各Die的成本分析，包括設(shè)計資源預(yù)算、布線效能評估，可以幫助設(shè)計者及時發(fā)現(xiàn)和優(yōu)化問題。

好了，本次新產(chǎn)品發(fā)布，我們暫先講到這里，后續(xù)期待很快和大家再見面，探討高性能協(xié)同設(shè)計優(yōu)化的物理設(shè)計、多Die測試容錯設(shè)計、高速互連設(shè)計協(xié)同仿真等方面的工具與設(shè)計方案。期待SiChip和業(yè)界設(shè)計師們一起深入交流三維堆疊芯片的有效設(shè)計思路和EDA/IP之道。