英特爾代工、臺積電和三星代工正在爭相提供完整3D-IC（三維集成電路）的所有基礎(chǔ)組件，在未來幾年內(nèi)的某個時候，這些組件共同作用將以最低的功耗實現(xiàn)性能上幾個數(shù)量級的提升。

雖然業(yè)界關(guān)注焦點多集中在工藝節(jié)點進步上，但成功實現(xiàn)3D-IC應(yīng)用遠(yuǎn)比僅僅縮小數(shù)字邏輯更為復(fù)雜和全面。它需要新材料，以及處理更薄基板并將它們組合在一起的不同方法。這涉及不同的背面供電方案、各種類型的橋接技術(shù)、多芯片通信的接口標(biāo)準(zhǔn)，以及新的互連技術(shù)和方法。同時，這還需要對EDA（電子設(shè)計自動化）工具和方法、數(shù)字孿生技術(shù)、多物理場仿真進行大幅改進，同時還需對工程團隊和流程進行重組，并在從設(shè)計到制造的多個階段引入人工智能（AI）技術(shù)。

十多年來，3D-IC一直都在各代工廠的內(nèi)部發(fā)展規(guī)劃之中，但直到兩年前ChatGPT推出，以及隨后AI數(shù)據(jù)中心的建設(shè)，真正意義上的全芯片堆疊技術(shù)才開始蓬勃發(fā)展。從那以后，重點就一直放在大幅提升功耗效率和性能表現(xiàn)上，而實現(xiàn)這一目標(biāo)的最佳途徑是將片上系統(tǒng)（SoC）進行拆分，將大量計算單元并行化，并縮短信號在不同處理單元和存儲器之間來回傳輸時所經(jīng)過的距離，降低所遇到的電阻和電容。

垂直堆疊的優(yōu)勢

這些目標(biāo)已廣為人知，但要實現(xiàn)這些目標(biāo)所需的一些技術(shù)仍在研發(fā)當(dāng)中。這也就解釋了為什么所有的代工廠都宣布計劃在未來幾年內(nèi)各自投入約1000億美元，以實現(xiàn)3D-IC大規(guī)模量產(chǎn)。有許多問題亟待解決，而且其中大多數(shù)問題都需要預(yù)先解決，并在實際芯片制造中得到驗證，這樣才能確保該技術(shù)得以應(yīng)用。從技術(shù)或經(jīng)濟角度來看，僅僅依靠平面縮放所帶來的功耗、性能以及面積/成本（PPA/C）方面的優(yōu)勢已遠(yuǎn)遠(yuǎn)不夠。

臺積電業(yè)務(wù)發(fā)展與全球銷售高級副總裁張曉強（Kevin Zhang）表示：“晶體管技術(shù)和先進封裝集成必須齊頭并進，才能為客戶提供完整的產(chǎn)品級解決方案。3D架構(gòu)技術(shù)組合對我們而言已經(jīng)變得至關(guān)重要?！?/p>

有充分的記錄表明，在平面SoC中，信號的傳輸速度要比在某種類型的系統(tǒng)級封裝內(nèi)不同芯片之間的傳輸速度快。但是，盡管數(shù)字晶體管仍在不斷縮小尺寸，SRAM（靜態(tài)隨機存取存儲器）和線路卻并非如此。而且在最先進的制程節(jié)點下，將所有組件都集成到單個光罩大小的芯片上，常常會導(dǎo)致良率低下，并且首次流片成功的概率也會大幅降低。

作為回應(yīng)，系統(tǒng)公司和前沿處理器供應(yīng)商已開始分解SoC，并將它們轉(zhuǎn)變?yōu)橛上冗M封裝的Chiplet組成的組件。對于功能單一、面積較小的Chiplet而言，其良率要高于大型SoC，而且每個Chiplet的設(shè)計成本也更低。從理論上講，為了提升性能，可組裝到定制化封裝中的Chiplet數(shù)量是沒有限制的。

然而，當(dāng)數(shù)據(jù)需要在內(nèi)存和處理元件之間來回傳輸時，這些多芯片組件的性能會急劇下降。這就是常說的“內(nèi)存墻”問題，它與距離以及信號在線路上的傳輸速度有關(guān)。高帶寬存儲器（HBM）對于三級緩存（L3 cache）來說效果相當(dāng)不錯。由于其通道更寬（HBM4有2048條通道），所以它比標(biāo)準(zhǔn)DRAM快得多，這有助于降低電阻和電容。但SRAM的速度仍然更快，因此它是一級緩存（L1 cache）和二級緩存（L2 cache）的首選內(nèi)存。SRAM通常由六個晶體管構(gòu)成，與使用一個晶體管和一個電容的DRAM相比，這極大地提高了訪問速度。DRAM中的電容是為了解決電荷泄漏問題，因為當(dāng)DRAM發(fā)熱時，有時會自發(fā)出現(xiàn)電荷泄漏的情況。

混合方案會有所幫助，堆疊更多層的HBM也是如此。三星、SK海力士和美光科技是僅有的三家生產(chǎn)HBM的公司。三星已以此為跳板，開始針對特定的工作負(fù)載研發(fā)定制HBM。但最理想的解決方案是同時使用更多的HBM和SRAM，而且代工廠的最新發(fā)展規(guī)劃顯示，不同類型的內(nèi)存以復(fù)雜的組合形式存在，且互連間距非常小，以便于數(shù)據(jù)傳輸。

英特爾最新的架構(gòu)顯示，Intel 14A（1.4nm）制程的邏輯層直接堆疊在SRAM層的上方。

圖1：英特爾的3D-IC概念圖，14A制程的Chiplet封裝在SRAM上方，利用嵌入式多芯片互連橋（EMIB）技術(shù)將其與輸入/輸出（I/O）連接起來，并且周圍環(huán)繞著用于三級緩存（L3 cache）的HBM。資料來源：英特爾

英特爾代工高級副總裁兼總經(jīng)理Kevin O’Buckley表示：“每個人都在談?wù)摗畠?nèi)存墻’問題。隨著我們不斷增加內(nèi)核數(shù)量，并將計算性能推向更高水平，首要任務(wù)就是滿足數(shù)據(jù)處理的需求。3D就是一個例子，我們可以利用芯片面積的很大一部分來放置SRAM，而無需犧牲那些仍然需要用于計算的芯片面積?！?/p>

不過，這種方法需要一種截然不同的芯片組裝方式。邏輯層對邏輯層的堆疊方式也是如此，這種方式已經(jīng)規(guī)劃多年，但由于散熱問題在很大程度上被擱置。其目標(biāo)是通過增加另一層處理元件和內(nèi)存，使晶體管密度翻倍，并讓它們像一個單一系統(tǒng)那樣運行。

臺積電的張曉強表示：“我們從面對背的集成方式入手，將兩個芯片組合在一起。我們也在開發(fā)面對面的集成方式，讓客戶能夠最大限度地提高兩個芯片之間的互連密度。當(dāng)我們將芯片堆疊在一起時，如果你關(guān)注一下超級鍵合間距，它會從9微米持續(xù)縮小到6微米，甚至一直縮小到5微米及以下。這種集成方式將包括面對背和面對面兩種，以滿足不同的應(yīng)用需求?！?/p>

圖2：臺積電的3D-IC發(fā)展規(guī)劃圖，展示了不同的集成策略。資料來源：臺積電

在2024年春天的一次演講中，三星代工業(yè)務(wù)發(fā)展副總裁Taejoong Song展示了一份發(fā)展規(guī)劃圖，其特點是將邏輯層對邏輯層堆疊在一個襯底上，把一個2nm（SF2）制程的芯片堆疊在一個4nm（SF4X）制程的芯片上，這兩個芯片又都堆疊在另一個襯底上。這基本上就是在一個2.5D封裝上的3D-IC，有時也被稱為3.5D。Taejoong Song表示，從2027年開始，該代工廠將開始把一個SF1.4（1.4nm）制程的芯片堆疊在SF2P（2nm）制程的芯片上。

圖3：三星的3D-IC發(fā)展規(guī)劃圖。資料來源：三星

垂直堆疊的局限

無論采用何種布局，散熱仍然是最大的挑戰(zhàn)，這也是3D-IC發(fā)展如此緩慢最常被提及的原因。從那以后情況已經(jīng)發(fā)生很大變化，而且處于技術(shù)前沿的芯片制造商對性能和功耗的要求，需要各方齊心協(xié)力來解決這一散熱問題。

雖然這項技術(shù)的具體交付日期仍不明確，但目前三大代工廠都在其發(fā)展規(guī)劃中突出展示了3D-IC。至少部分解決方案可能是將最新制程節(jié)點研發(fā)的邏輯電路與N-1或N-2制程的邏輯電路相結(jié)合。但目標(biāo)是實現(xiàn)更緊密的集成，使其作為一個系統(tǒng)運行，并通過高速接口與從平面SoC中剝離出來的其他關(guān)鍵組件相連。

在過去幾年里，已經(jīng)出現(xiàn)多種散熱問題的解決方案，但并非所有方案都已準(zhǔn)備好投入大規(guī)模生產(chǎn)。其中包括：

熱通孔：硅通孔可用于將熱量直接從處理元件引導(dǎo)至封裝外部的散熱器。這里的挑戰(zhàn)在于確定這些微型“煙囪”的數(shù)量以及設(shè)置位置，因為不同的工作負(fù)載會產(chǎn)生獨特的熱梯度。

蒸汽冷卻：這種方法的原理類似于蒸發(fā)式（又名沼澤）冷卻器。當(dāng)氣體經(jīng)過濕墊時，會吸收液體，然后蒸發(fā)，將部分熱量散發(fā)到外部散熱器。最初使用這種方法的實驗失敗了，因為目標(biāo)設(shè)備是經(jīng)常被移動和搖晃的手機。但在數(shù)據(jù)中心，服務(wù)器機架在使用時是固定不動的，使得這種方法更可行，而且成本相對較低。

微流控：這個概念可以追溯到20世紀(jì)80年代，當(dāng)時大型主機需要用水進行冷卻（如今對于某些系統(tǒng)來說，水冷再次成為可選項，不過不一定是用水）。這使得系統(tǒng)升級變得困難，而且和所有的管道系統(tǒng)一樣，有時還會出現(xiàn)漏水的情況。當(dāng)安裝了風(fēng)冷式小型計算機以及裝滿個人電腦服務(wù)器刀片的機架后，許多客戶認(rèn)為這是一個巨大的優(yōu)勢。但隨著晶體管密度的提高以及工作負(fù)載的加重，通過微小通道輸送液體的技術(shù)再次成為了積極研究的方向。

熱界面材料：這些材料有墊片、膏狀以及固體等形式，最近還出現(xiàn)了碳納米管。它們在導(dǎo)熱方面很有效，但價格昂貴，而且長期使用效果如何還缺乏足夠的測試。行業(yè)內(nèi)仍在努力確定使用哪些材料是最佳選擇，以及以何種組合使用，屆時規(guī)模經(jīng)濟效應(yīng)或許會發(fā)揮作用。

沉浸式冷卻：雖然這聽起來有悖常理，但電子元件可以浸入惰性液體中而不會導(dǎo)致短路。這里面臨的挑戰(zhàn)在于液體的可重復(fù)使用性、可持續(xù)性以及成本問題。

為數(shù)據(jù)而設(shè)計

在多芯片組件中增加晶體管的數(shù)量也會加劇布線擁塞問題。先進的布局和布線工具已經(jīng)能夠?qū)崿F(xiàn)大部分布線工作的自動化，但它們無法解決為所有晶體管供電的問題，而這對于維持性能至關(guān)重要。這就是為什么三大主要代工廠要么已經(jīng)開發(fā)出、要么正在開發(fā)背面供電（BPD）技術(shù)的原因：

英特爾的PowerVia BPD將在今年的Intel 18A（1.8nm）制程節(jié)點中，與RibbonFET納米片晶體管一同推出；

臺積電將從2026年下半年開始，在A16（1.6nm）制程節(jié)點引入Super Power Rail BPD；

三星則計劃在2027年，在2nm制程節(jié)點上推出SF2Z BPD技術(shù)。

將電源傳輸網(wǎng)絡(luò)移到芯片外部，縮短了電力傳輸所需的距離，也使得信號在芯片的各個金屬層間的傳輸更加簡單。因此，如今布線無需再采用復(fù)雜的方式，尤其是在那些布滿硅通孔并通過混合鍵合技術(shù)連接的芯片之間，布線可以變得更加直接。

Cadence高級產(chǎn)品總監(jiān)Mick Posner表示：“能夠在芯片之間安裝成千上萬個硅通孔，這很棒。但每個硅通孔每比特都需要0.003皮焦耳的能量，這個數(shù)值雖然很小。然而，當(dāng)你把它們都集中在1平方毫米的區(qū)域內(nèi)時，能量消耗就會積少成多。你需要進行熱點分析，管理功耗以及計算密集型芯片的其他任務(wù)將是一個挑戰(zhàn)。功率密度本來就會很高，而且我們已經(jīng)看到，熱膨脹會使芯片堆疊破裂。存在著許多挑戰(zhàn)。但這也有提升性能的潛力。因為芯片的橫向尺寸擴展是有限度的，所以現(xiàn)在就得往縱向發(fā)展。那么，為什么不打造一座‘芯片摩天大樓’呢？”

這就是大致的思路。然而，要充分發(fā)揮芯片堆疊的優(yōu)勢，這些芯片層需要更薄，以縮短信號傳輸?shù)木嚯x。此外，并非所有的芯片層都需要堆疊。例如，HBM可以設(shè)計為環(huán)繞3D-IC邏輯堆棧，并與I/O和其他內(nèi)存進行高速連接。

為了真正加快速度，其中一些連接可能會采用光接口和共封裝光學(xué)器件。所有主要的代工廠都將共封裝光學(xué)器件納入其發(fā)展規(guī)劃，因為光能夠以極快的速度傳輸數(shù)據(jù)，同時功耗和熱量積聚更低。

圖4：臺積電計劃將共封裝光學(xué)器件與其3D-IC模型相結(jié)合。資料來源：臺積電

圖5：英特爾的光學(xué)器件發(fā)展規(guī)劃圖。資料來源：英特爾

英特爾代工業(yè)務(wù)首席技術(shù)和運營官兼總經(jīng)理Naga Chandrasekaran在最近的一次演講中表示：“光互連相比傳統(tǒng)的電氣I/O技術(shù)具有顯著優(yōu)勢。在提高布線密度方面，它在帶寬、延遲和能效方面都有優(yōu)勢。當(dāng)我們能夠?qū)⒐饣ミB提升到芯片間互連的水平，并結(jié)合英特爾先進的封裝能力時，該解決方案將在我們擴展和擴展基于AI的解決方案方面帶來顯著優(yōu)勢。它將提供更密集、更先進的互連能力。此外，在計算領(lǐng)域，通過采用共封裝光學(xué)解決方案，我們可以實現(xiàn)更低的延遲和更高的吞吐量?！?/p>

與3D-IC中的大多數(shù)問題一樣，這比聽起來更難。一方面，光不會轉(zhuǎn)彎，所以波導(dǎo)不能有任何直角。它們還需要表面光滑，因為任何粗糙度都會產(chǎn)生與電互連中線邊緣粗糙度相同的效果。除此之外，光會受到熱的影響，在不可預(yù)測的工作負(fù)載下，可能會導(dǎo)致光的偏移超出預(yù)期。

英特爾的Kevin O’Buckley表示：“如今計算系統(tǒng)的實際情況是，它并不局限于一塊電路板上。在大多數(shù)情況下，甚至也不局限于一個機架內(nèi)。如果你看看當(dāng)今世界上一些最大的系統(tǒng)公司正在做的事情，比如超大規(guī)模計算公司或英偉達(dá)正在開發(fā)的AI系統(tǒng)，就會發(fā)現(xiàn)，在提升性能指標(biāo)方面，連接性和計算能力同樣重要，它們能夠擴展性能指標(biāo)。銅長期以來一直是我們行業(yè)的支柱，而光纖則用于連接不同的城鎮(zhèn)。現(xiàn)在，光纖技術(shù)允許太比特級的帶寬在機架之間一致地傳輸，這一點至關(guān)重要。過去，這種連接通常發(fā)生在交換機層面。但由于這些系統(tǒng)對連貫性和延遲的要求，我們現(xiàn)在討論的是將光纖直接連接到計算集群，而無需經(jīng)過交換機。毫無疑問，這就是行業(yè)的發(fā)展方向。”

至少部分解決這個問題的方法是合理地放置光學(xué)組件。Kevin O’Buckley說：“這在很大程度上取決于激光源的位置。目前光學(xué)領(lǐng)域的一些創(chuàng)新在于，像多路復(fù)用（MUXing）這類元件往往對溫度不是特別敏感。你可以把它們放置在離計算設(shè)備很近的地方。然后對于激光源和一些傳感設(shè)備，你可以把它們放置得稍遠(yuǎn)一些。以這種方式處理一些光學(xué)組件，可以讓你將激光源分離出來，這也是一些公司正在選擇的做法?！?/p>

臺積電的張曉強表示，光子技術(shù)也可用于降低芯片的熱量。“在不久的將來，我們會看到客戶使用集成硅光子技術(shù)將信號引出，以實現(xiàn)芯片間的連接。我們都知道，在信號傳輸方面，光子遠(yuǎn)比電子高效。電子在計算方面表現(xiàn)出色，但就信號傳輸而言，光子更具優(yōu)勢。”

張曉強還說，另一個關(guān)鍵選擇是集成穩(wěn)壓器，它將進一步提高能源效率。“這一點非常重要，因為客戶或者未來的AI產(chǎn)品需要將多個邏輯電路和多個HBM集成在一起。這些電路都會消耗電力?？纯慈缃裣冗M的AI加速器，其功耗輕松就能達(dá)到1000瓦。未來，功耗可能會達(dá)到幾千瓦。要將電源引入這樣的封裝中是非常困難的，所以通過使用集成穩(wěn)壓器，由于凸點的數(shù)量有限，你可以降低對電流的需求。你不能無限制地輸入那么大的電流?！边@反過來又降低了封裝內(nèi)的整體熱量。

制程微縮

這可能看起來有不合常理，但要最大限度地發(fā)揮3D-IC的性能優(yōu)勢，需要持續(xù)推進制程微縮。原因與其說是為了提升晶體管的性能——盡管芯片制造商肯定可以充分利用這一點——不如說是為了動態(tài)功率密度。更小的晶體管能效更高，這有助于在大型數(shù)據(jù)中心中減少熱量產(chǎn)生并降低能源成本。此外，從鰭式場效應(yīng)晶體管（FinFET）向環(huán)柵場效應(yīng)晶體管（GAA FET）的轉(zhuǎn)變減少了靜態(tài)漏電，而靜態(tài)漏電也會產(chǎn)生熱量，且這些熱量可能會積聚在封裝內(nèi)。

以臺積電即將推出的A14制程節(jié)點為例，這是該代工廠在2nm制程之后的下一個完整制程節(jié)點。張曉強表示：“與上一代制程相比，A14制程的微縮帶來的優(yōu)勢非常顯著。它的速度提升高達(dá)15%，功耗降低30%，邏輯密度提高到原來的1.23倍。整體芯片密度至少是原來的1.2倍，所以這是一項非常非常重要的技術(shù)。這項技術(shù)還采用了NanoFlex Pro技術(shù)。這實際上是設(shè)計與技術(shù)協(xié)同優(yōu)化的成果，使設(shè)計師能夠以非常靈活的方式設(shè)計產(chǎn)品，從而實現(xiàn)最佳的功耗和性能優(yōu)勢。這項技術(shù)將于2028年投入生產(chǎn)?！?/p>

張曉強指出，該制程節(jié)點的第一個版本將不包括背面供電，這項技術(shù)要到2029年推出的第二個A14版本時才會添加。

圖6：臺積電的制程發(fā)展規(guī)劃圖。資料來源：臺積電

英特爾的RibbonFET是該代工廠對GAA FET的命名，其中“Ribbon”部分還包含了一些可定制的選項。

圖7：英特爾的工藝發(fā)展規(guī)劃圖。來源：英特爾

與此同時，三星在2nm節(jié)點引入了其GAA技術(shù)。

圖8：三星的工藝發(fā)展規(guī)劃圖。來源：三星

當(dāng)然，在微縮尺寸方面仍然存在一些常見問題。更薄的電介質(zhì)可能會更快地失效，從而導(dǎo)致串?dāng)_和其他潛在的信號干擾。對于3D-IC堆疊中更薄的芯片來說也是如此，較薄的芯片會喪失較厚襯底所具有的絕緣性能，并且會加速時間相關(guān)介質(zhì)擊穿（TDDB）現(xiàn)象的發(fā)生。這類問題將對行業(yè)設(shè)計和組裝這些設(shè)備的方式產(chǎn)生重大影響，會使布線變得更加復(fù)雜，并且需要進行更多的仿真、模擬、驗證和調(diào)試工作。

新思科技（Synopsys）總裁兼CEO Sassine Ghazi在最近的一次演講中指出：“3D-IC是將晶體管數(shù)量擴展到數(shù)千億乃至數(shù)萬億的唯一途徑。但當(dāng)你開始向如此復(fù)雜的程度邁進時，要實現(xiàn)性能或功耗目標(biāo)，唯一的方法就是在互連層面提高效率，并對多芯片系統(tǒng)進行高效架構(gòu)設(shè)計。這些芯片可能來自不同的工藝技術(shù)，甚至不同的代工廠。你必須對架構(gòu)進行驗證和確認(rèn)，才能實現(xiàn)這種先進的封裝?！?/p>

未來的應(yīng)用領(lǐng)域

3D-IC的初始應(yīng)用將在AI數(shù)據(jù)中心內(nèi)，但一旦工藝完善、問題得到解決，這種方法將能夠更廣泛地應(yīng)用，同時可以采用更具針對性的組件組合方式。是否所有東西都需要完整的3D-IC，還是僅其中一些核心技術(shù)組件需要，目前仍有待確定。盡管如此，在堆疊芯片中所解決的技術(shù)問題將具有廣泛的應(yīng)用前景。

臺積電的張曉強表示：“我們認(rèn)為移動領(lǐng)域有很大的創(chuàng)新空間。我們認(rèn)為，增強現(xiàn)實（AR）眼鏡是一個能讓我們拓展業(yè)務(wù)的未來機遇。這些眼鏡是透明的，外形小巧，而且可以讓人全天佩戴。為了能讓電池續(xù)航一整天，同時具備所有的計算能力，你確實需要先進的芯片。你需要大量的傳感設(shè)備，還需要具備連接功能，所以芯片的使用量會很大?！?/p>

他說，對于人形機器人來說也是如此?！捌囆袠I(yè)想要實現(xiàn)自動駕駛。你可以把汽車僅僅看作是制造機器人的第一步。汽車是一種簡單的機器人，它只是把你從A地載到B地。但在未來，如果你真的希望一個機器人能與人類互動，幫你完成日?，嵤拢⑻幚砗芏嗳祟惒幌胱龅氖虑?，你就需要制造這些所謂的人形機器人。如果你深入了解這些機器人的內(nèi)部構(gòu)造，就會發(fā)現(xiàn)大量的芯片。首先，機器人需要具備智能，要有出色的AI能力，這就需要先進的芯片來為其具身智能提供支持。同時，機器人還需要有良好的傳感能力和出色的功率輸出。此外，還需要大量的集成控制器，以便在不同的條件下發(fā)揮功能?！?/p>

圖9：人形機器人的芯片需求。來源：臺積電

結(jié)論

不同的代工廠在開發(fā)3D-IC所需的所有必要組件方面處于不同的階段。沒有哪家代工廠能夠一次性解決所有這些問題，如今芯片行業(yè)在一定程度上也更具包容性。由于供應(yīng)鏈中持續(xù)存在地緣政治方面的干擾因素，芯片制造商們正在尋找多個供貨來源和多種技術(shù)選擇。

西門子EDA CEO Mike Ellow表示：“我們同時面臨著機遇與挑戰(zhàn)并存的兩難困境。我們?nèi)绾尾拍芤龑?dǎo)初入職場的工程師和職業(yè)工程師，讓他們能夠完成必須交付的眾多新設(shè)計，并擁有所需的芯片？全球都依賴于一個有韌性、強大且分散的先進節(jié)點芯片供應(yīng)鏈。除此之外，我們還需要一套融入AI的技術(shù)，將更廣泛的生態(tài)系統(tǒng)連接起來，以便能夠創(chuàng)建所有的設(shè)計內(nèi)容?！?/p>

（校對/趙月）

參考鏈接：https://semiengineering.com/three-way-race-to-3d-ics/