半導(dǎo)體行業(yè)的發(fā)展并非一蹴而就，而是建立在逐年累積的巨大技術(shù)進(jìn)步之上，其發(fā)展速度或許超越了歷史上任何其他行業(yè)。IEEE國(guó)際電子元件會(huì)議（IEDM）是芯片制造商展示這一進(jìn)步的關(guān)鍵場(chǎng)所之一。論文主題涵蓋了商業(yè)相關(guān)的、最終可能實(shí)現(xiàn)的，以及其他可能不會(huì)實(shí)現(xiàn)但仍然有趣的技術(shù)。

半導(dǎo)體：50多年累積的增量增長(zhǎng)。來(lái)源：AMD

在2024年12月舉辦的IEEE IEDM 2024會(huì)議上，臺(tái)積電、英特爾、IMEC、IBM和三星等各大半導(dǎo)體公司的研究人員匯聚一堂，分享了關(guān)于半導(dǎo)體技術(shù)的最新研究成果。

對(duì)于邏輯芯片，臺(tái)積電的N2（2nm）工藝、三星等研究的2D材料、CFET（垂直堆疊互補(bǔ)場(chǎng)效應(yīng)晶體管）的進(jìn)步，以及英特爾在硅通道擴(kuò)展上取得的成就超出了人們的預(yù)期。專家小組的結(jié)論是，盡管會(huì)議上的進(jìn)展令人矚目，但這還不足以跟上人工智能（AI）的發(fā)展步伐。

對(duì)于內(nèi)存，一個(gè)重點(diǎn)是存內(nèi)計(jì)算，這是解決人工智能內(nèi)存墻的長(zhǎng)期解決方案。

Meta展示了一種獨(dú)特的3D堆疊內(nèi)存實(shí)現(xiàn)方案。先進(jìn)封裝技術(shù)也受到廣泛關(guān)注。這是趨勢(shì)所在，因?yàn)榉庋b現(xiàn)在是推動(dòng)算力的關(guān)鍵途徑——我們將討論英特爾的新EMIB-T 2.5D技術(shù)和臺(tái)積電的下一代SoIC 3D混合鍵合產(chǎn)品。

臺(tái)積電N2節(jié)點(diǎn)：材料創(chuàng)新推動(dòng)性能提升

臺(tái)積電是先進(jìn)邏輯芯片領(lǐng)域的頂尖企業(yè)。他們的一個(gè)關(guān)鍵優(yōu)勢(shì)是卓越的工藝技術(shù)。臺(tái)積電的GAA（全環(huán)繞柵極）工藝節(jié)點(diǎn)N2，作為其首個(gè)采用該技術(shù)的制程，有望延續(xù)其在先進(jìn)制程領(lǐng)域的競(jìng)爭(zhēng)優(yōu)勢(shì)。

對(duì)于晶體管，2N工藝性能宣稱與之前發(fā)布的內(nèi)容一致——速度提升15%或功耗降低30%，以及大于1.15倍的密度縮放。提供了六個(gè)閾值電壓級(jí)別（Vt，即晶體管導(dǎo)通所需的電壓），這一點(diǎn)值得注意，因?yàn)橄噍^于鰭式場(chǎng)效應(yīng)晶體管（FinFET），GAAFET的Vt調(diào)整難度更大。閾值電壓選項(xiàng)菜單幫助芯片設(shè)計(jì)師優(yōu)化性能和功耗：邏輯核心可能使用低Vt晶體管以實(shí)現(xiàn)高速度，而I/O等外圍功能則受益于更高Vt以最大限度地降低功耗（通常低Vt意味著晶體管可以更快切換，但也會(huì)有更多電流泄漏，即高性能但高功耗。高Vt則相反）。

為了實(shí)現(xiàn)不同的閾值電壓，必須以精細(xì)的控制方式沉積介電材料，使其厚度不同。此外，還有一個(gè)挑戰(zhàn)，即無(wú)法直接看到柵極通道的底部。這是在GAA中比FinFET工藝使用更多原子層沉積（ALD）技術(shù)的關(guān)鍵原因之一。

在現(xiàn)代邏輯芯片縮放中，互連技術(shù)與晶體管本身同樣重要，臺(tái)積電在這方面做出了真正的改進(jìn)。柵極觸點(diǎn)現(xiàn)在采用無(wú)阻擋層的鎢材料，幾乎肯定使用了應(yīng)用材料的Endura平臺(tái)，在連續(xù)真空環(huán)境下進(jìn)行預(yù)清洗、物理氣相沉積（PVD）鎢襯層以及化學(xué)氣相沉積（CVD）鎢填充腔操作。盡管應(yīng)用材料在IEDM 2023上的演講聲稱電阻率降低40%，但臺(tái)積電在實(shí)際應(yīng)用中電阻和電容（RC）可降低55%。這直接轉(zhuǎn)化為性能提升：在環(huán)形振蕩器測(cè)試設(shè)備中提升超過(guò)6%。

來(lái)源：應(yīng)用材料

最后是一些關(guān)于金屬層中RC降低的消息。在單次光刻的ArFi層中，“主力”金屬層和通孔的RC分別降低19%和25%。我們認(rèn)為可能是因?yàn)槭褂昧烁玫慕殡姴牧稀８钊擞∠笊羁痰氖?，一種經(jīng)過(guò)優(yōu)化的M1（金屬層1，是倒數(shù)第二層，因此布線非常密集）光刻方案，不僅節(jié)省多個(gè)極紫外光刻（EUV）掩模，還使該層的電容降低50%！細(xì)節(jié)仍是個(gè)謎——以下是供“偵探們”參考的完整引述：

“優(yōu)化的M1采用新穎的1P1E EUV光刻，使標(biāo)準(zhǔn)單元電容降低近10%，并節(jié)省多個(gè)EUV掩模?！?/p>

業(yè)內(nèi)共識(shí)，上一個(gè)十年是光刻的十年，而即將到來(lái)的是材料的十年。N2的細(xì)節(jié)證明了這一點(diǎn)：材料創(chuàng)新推動(dòng)性能提升，同時(shí)關(guān)鍵層中的EUV掩模需求減少。

值得注意的是，英特爾、三星和Rapidus中，除了Rapidus發(fā)表了一篇關(guān)于閾值電壓調(diào)整的論文外，均沒(méi)有展示其競(jìng)爭(zhēng)性“2nm”GAA節(jié)點(diǎn)。這可能表明他們?cè)谶@些工藝節(jié)點(diǎn)上還不夠成熟。

2nm以下決勝關(guān)鍵：CFET

現(xiàn)在，GAA即將進(jìn)入大規(guī)模生產(chǎn)階段，CFET成為新的“下一個(gè)大事件”。我們?cè)贗EDM 2023綜述中深入探討了動(dòng)機(jī)和細(xì)節(jié)，但要點(diǎn)在于，將PMOS和NMOS晶體管上下堆疊，相比于傳統(tǒng)的并排配置，可實(shí)現(xiàn)約1.5倍的縮放。

集成是關(guān)鍵挑戰(zhàn)。前端線路（晶體管）堆疊高度加倍，第二個(gè)晶體管必須在不破壞下方晶體管的情況下構(gòu)建，并且即使不是為了傳輸信號(hào)，也需要直接背面接觸來(lái)提供電源。

IMEC展示了一個(gè)概念性的4層CFET單元，通過(guò)共享將頂部和底部晶體管與背面供電網(wǎng)絡(luò)（BSPDN）相連。

來(lái)源：IMEC

來(lái)源：IMEC

論文的重點(diǎn)是降低源/漏極接觸的工藝復(fù)雜性。構(gòu)建低電阻接觸是提高性能的關(guān)鍵，但由于需要高縱橫比以連接CFET的底部和頂部器件，這一工藝較為困難。IMEC的解決方案是設(shè)置共享的“中間布線墻”，它位于每個(gè)N+PMOS堆疊的一側(cè)，根據(jù)需要連接到源極和漏極。像這樣的“墻”或軌道比通孔更容易構(gòu)建，因此可以實(shí)現(xiàn)更好的質(zhì)量、性能等。但這仍有待證明，因?yàn)樵撜撐膬H模擬了集成流程。下一步可能是實(shí)際構(gòu)建這些器件。

三星和IBM展示了一種新穎的“階梯式”方法，在底部NFET中使用2個(gè)寬通道，在頂部PFET中使用3個(gè)較窄的通道。這樣在形成接觸時(shí)能夠直接看到底部通道，意味著更容易實(shí)現(xiàn)高質(zhì)量，從而提高性能。

來(lái)源：IBM/三星

但這可能會(huì)帶來(lái)縮放成本。論文認(rèn)為，階梯式方法將底部FET連接到信號(hào)，不比背面接觸+通孔連接的方案差。這可能是對(duì)的，但基準(zhǔn)并非正確。共享電源墻（如IMEC的方法）或背面的本地信號(hào)布線是更好的比較對(duì)象，而階梯式設(shè)計(jì)及其更寬的通道在縮放方面比這兩者都更差。

臺(tái)積電再次展現(xiàn)出最佳水平。他們展示了能正常工作的CFET反相器，這意味著底部的pFET和頂部的nFET被連接在一起形成一個(gè)基本邏輯門。這是在工業(yè)化工藝集成路線圖上領(lǐng)先其他公司一大步。最重要的是，他們采用一種有效的方法來(lái)形成頂部和底部FET之間的局部互連。這是IMEC在模擬中解決的問(wèn)題，而臺(tái)積電已經(jīng)在硅片上實(shí)現(xiàn)。盡管可能是精心挑選的，但晶體管性能已經(jīng)非常好，這表明局部互連和接觸質(zhì)量良好。高縱橫比和嚴(yán)格的對(duì)準(zhǔn)要求，將是實(shí)現(xiàn)大批量生產(chǎn)面臨的主要挑戰(zhàn)。

臺(tái)積電展示了具有合理晶體管性能的工作CFET反相器。

來(lái)源：臺(tái)積電

來(lái)源：臺(tái)積電

英特爾沒(méi)有展示任何CFET成果。在往年他們已經(jīng)展示了相關(guān)進(jìn)展，所以今年很可能是他們選擇不展示。

如何解決內(nèi)存瓶頸？

內(nèi)存領(lǐng)域最熱門的話題顯然是HBM（高帶寬存儲(chǔ)器）。不幸的是，目前它與商業(yè)利益相關(guān)性太高，所以沒(méi)有公司會(huì)在會(huì)議論文中提供詳細(xì)信息。IEDM的焦點(diǎn)是存內(nèi)計(jì)算。

這是一個(gè)關(guān)于解決內(nèi)存瓶頸問(wèn)題的廣泛類別的潛在方案。目標(biāo)是減少數(shù)據(jù)移動(dòng)的開銷，因?yàn)樵诋?dāng)前架構(gòu)中，大部分能源和時(shí)間都浪費(fèi)在數(shù)據(jù)移動(dòng)上。雖然減少需要移動(dòng)的數(shù)據(jù)量（如降低精度、算法改進(jìn)等）或增加內(nèi)存帶寬（如HBM）可以有所幫助，但理想的解決方案可能是將計(jì)算盡可能靠近內(nèi)存，即存內(nèi)計(jì)算。

SK海力士展示了一種AiM（內(nèi)存加速器）的架構(gòu)。他們構(gòu)建了一個(gè)演示模型，將GDDR6與每個(gè)存儲(chǔ)體相鄰的處理單元結(jié)合在一起。

來(lái)源：SK海力士

結(jié)果顯示，每GB的內(nèi)存帶寬比HBM高出兩個(gè)數(shù)量級(jí)：

來(lái)源：SK海力士

由于大多數(shù)現(xiàn)代AI應(yīng)用場(chǎng)景都受限于內(nèi)存，這將帶來(lái)顯著的性能提升。然而，使用AiM設(shè)備存在明顯障礙，主要是缺乏靈活性。殺手級(jí)應(yīng)用可能是用于AR/VR的設(shè)備端AI。例如，手部跟蹤等對(duì)延遲敏感的任務(wù)必須在設(shè)備上完成。

Meta 3D堆疊內(nèi)存

Meta展示了將3D封裝的SRAM或DRAM堆疊在計(jì)算單元上方（這實(shí)際上是近內(nèi)存計(jì)算）的成果，并提出了一個(gè)理論上的內(nèi)存內(nèi)計(jì)算加速器，用于VR應(yīng)用。

3D堆疊SRAM消除了對(duì)片外存儲(chǔ)器訪問(wèn)的需求，將延遲和能耗降低40%。SRAM和DRAM的優(yōu)化組合效果更佳。Meta提出的CIM（內(nèi)存計(jì)算）設(shè)計(jì)包含邏輯+內(nèi)存宏陣列，其能效可能達(dá)到現(xiàn)有加速器的兩倍。

來(lái)源：Meta

來(lái)源：Meta

盡管理論和測(cè)試模型的結(jié)果看起來(lái)很不錯(cuò)，但要實(shí)現(xiàn)商業(yè)化仍存在一些障礙。首先，大多數(shù)CIM架構(gòu)的可靠性和準(zhǔn)確性比當(dāng)前的計(jì)算+內(nèi)存模式要差。例如，利用DRAM存儲(chǔ)單元及其外圍電路執(zhí)行簡(jiǎn)單邏輯運(yùn)算的方案，錯(cuò)誤率較高。DRAM（或許多其他內(nèi)存類型）和邏輯電路的制造從根本上不同且不兼容。以DRAM退火的熱預(yù)算為例：可能需要600°C并持續(xù)數(shù)小時(shí)，遠(yuǎn)高于先進(jìn)邏輯器件所能承受的溫度。

第二是成本。即使是像Meta展示的采用混合鍵合技術(shù)的近內(nèi)存計(jì)算也是具有挑戰(zhàn)性的。目前市場(chǎng)上唯一一款將內(nèi)存與邏輯電路采用混合鍵合技術(shù)的主流產(chǎn)品——AMD的X3D CPU，其銷量和利潤(rùn)率并不可觀。使用DRAM庫(kù)進(jìn)行計(jì)算的方法需要一個(gè)更復(fù)雜的內(nèi)存控制器。而共同制造方案也很復(fù)雜——可能需要專門的內(nèi)存和邏輯電路工具。盡管如此，與傳統(tǒng)計(jì)算相比，AI加速器的需求使得采用更昂貴的解決方案變得合理。CIM仍將會(huì)加大研發(fā)力度，成為可行產(chǎn)品。

英特爾2.5D封裝技術(shù)：EMIB-T

即使在一個(gè)可能以器件為主題的會(huì)議上（國(guó)際電子器件會(huì)議），先進(jìn)封裝技術(shù)也受到大量關(guān)注。因?yàn)樗怯?jì)算能力擴(kuò)展的新前沿領(lǐng)域。

英特爾非正式地宣布其EMIB（嵌入式多芯片互連橋）2.5D封裝技術(shù)的新變體——EMIB-T。T表示增加了TSV（硅通孔）。EMIB是英特爾對(duì)使用硅中介層的封裝技術(shù)的命名：即把無(wú)源芯片嵌入有機(jī)基板中。在硅中介層中，互連密度可以是傳統(tǒng)基板的兩倍（或更多），這意味著整體封裝性能可以更高。

初代EMIB技術(shù)聲稱具有成本優(yōu)勢(shì)，主要是因?yàn)樗徊捎弥谱鞒杀鞠鄬?duì)高昂的硅通孔。這意味著一些信號(hào)和電源必須繞過(guò)中介層進(jìn)行布線。而硅通孔能夠?yàn)樾盘?hào)與電源布線帶來(lái)更大靈活性，可選擇將任意或所有信號(hào)及電源經(jīng)由中介層傳輸。隨著硅通孔制造技術(shù)的成熟，其成本也在降低。英特爾的EMIB-T目標(biāo)市場(chǎng)是使用2.5D/EMIB和3D/Foveros的復(fù)雜異構(gòu)封裝，以提供超越掩模尺寸限制的多種互連密度。高性能計(jì)算（HPC）是其中最重要的應(yīng)用場(chǎng)景。

來(lái)源：英特爾

臺(tái)積電3D封裝技術(shù)：SoIC

臺(tái)積電對(duì)其SoIC 3D封裝技術(shù)進(jìn)行了更新。雖然從技術(shù)上講，臺(tái)積電并不是混合鍵合的行業(yè)領(lǐng)導(dǎo)者（索尼在其CMOS圖像傳感器中已實(shí)現(xiàn)<4μm，并即將達(dá)到<1μm），但臺(tái)積電在先進(jìn)邏輯封裝方面處于領(lǐng)先地位。此新一代SoIC技術(shù)似乎實(shí)現(xiàn)了<15μm的硅通孔互連間距。相比之下，英特爾的Foveros間距大約是25μm。由于互連間距的平方與密度和性能成正比，因此即使是與上一代SoIC相比，這一差距也是顯著的：

來(lái)源：臺(tái)積電

來(lái)源：臺(tái)積電

2D材料

二維（2D）材料有望取代硅晶體管溝道。溝道負(fù)責(zé)在晶體管的源極和漏極之間傳導(dǎo)電流，其傳導(dǎo)過(guò)程由與溝道接觸或環(huán)繞溝道的柵極控制。在硅材料中，溝道長(zhǎng)度（通常稱為柵極長(zhǎng)度或LG）低于約10nm被認(rèn)為是不可行的，因?yàn)槁╇娏鬟^(guò)高——晶體管效率低且難以關(guān)閉。由2D材料構(gòu)建的溝道更易控制，且不易受導(dǎo)致硅材料漏電的機(jī)制影響。隨著領(lǐng)先設(shè)備的柵極長(zhǎng)度已達(dá)到10~20nm，2D材料已被納入許多21世紀(jì)30年代的技術(shù)規(guī)劃。

但2D材料仍遠(yuǎn)未達(dá)到商業(yè)化階段。英特爾的一篇論文將主要挑戰(zhàn)歸納為三大類：材料生長(zhǎng)、摻雜與接觸形成以及GAA堆疊/高介電常數(shù)金屬柵極。

“摻雜與接觸形成”包括為形成晶體管有源源極和漏極區(qū)域進(jìn)行的摻雜，以及為與上方金屬互連層形成低電阻連接而進(jìn)行的接觸操作。GAA堆疊需要在二維溝道周圍沉積多層材料，以形成控制晶體管的柵極。

目前，在摻雜、接觸和柵極形成方面，臺(tái)積電已取得一些進(jìn)展。臺(tái)積電展示了針對(duì)P型器件接觸的研究成果，這填補(bǔ)了一項(xiàng)空白。此前臺(tái)積電已展示過(guò)N型晶體管的接觸。接觸是金屬互連（布線）層與晶體管源極、漏極或柵極之間的電氣連接。接觸性能的關(guān)鍵因素，尤其是在現(xiàn)代器件尺寸為幾十納米的情況下，是電阻。挑戰(zhàn)在于，源極和漏極由半導(dǎo)體材料制成——傳統(tǒng)上是硅或這里的2D材料（本例中為WSe2）——其電阻較高。將互連金屬直接沉積在源極或漏極上，會(huì)在界面處形成高電阻的肖特基勢(shì)壘。金屬與硅的粘附性通常也較差。

對(duì)于硅材料，常見的解決方案是硅化處理，這是一種沉積加退火工藝，在硅源極或漏極區(qū)域上形成高導(dǎo)電性的硅化物（例如NiSi）。然后可以在硅化物上構(gòu)建金屬互連，以完成從有源源極/漏極到電路布線的低電阻連接。

對(duì)于2D材料，無(wú)法進(jìn)行硅化處理，因?yàn)樗鼈儾缓?。首選的解決方案是簡(jiǎn)并摻雜：將特定雜質(zhì)引入2D材料結(jié)構(gòu)中，將其從半導(dǎo)體轉(zhuǎn)變?yōu)閷?dǎo)體。實(shí)際上，對(duì)WSe2進(jìn)行摻雜是很困難的：其晶格容易被破壞，且在整個(gè)材料中實(shí)現(xiàn)均勻的摻雜分布具有挑戰(zhàn)性。但論文的作者們已經(jīng)做到了這一點(diǎn)。接觸問(wèn)題是現(xiàn)代邏輯工藝中最大的挑戰(zhàn)之一，為2D材料找到一條可行的前進(jìn)方向是重大進(jìn)步。

使用臺(tái)積電C形接觸方案的2D FET示意圖。來(lái)源：臺(tái)積電

第一列和第二列展示了接觸區(qū)域，其中包含簡(jiǎn)并摻雜的二維材料，其上方是鈀金屬。來(lái)源：臺(tái)積電

柵極氧化物是2D材料商業(yè)化的另一關(guān)鍵挑戰(zhàn)。正如臺(tái)積電N2論文中所述，柵極氧化物的質(zhì)量決定了晶體管的可控性。如果不能很好地控制晶體管……就沒(méi)有可行的邏輯工藝。英特爾展示了高質(zhì)量柵極氧化物的形成過(guò)程，由此實(shí)現(xiàn)了對(duì)晶體管的良好控制。DIBL（漏極感應(yīng)屏障泄漏）和亞閾值擺幅較低，最大漏極電流較高——這些都表明靜電控制良好。這里的主要?jiǎng)?chuàng)新似乎是工藝優(yōu)化，特別是針對(duì)預(yù)清洗和氧化物沉積工藝。

來(lái)源：英特爾

來(lái)源：英特爾

盡管在摻雜、接觸和柵極形成方面取得了進(jìn)展，但在2D材料生長(zhǎng)方面仍缺乏進(jìn)展。我們?cè)谌ツ甑木C述中寫道：“生長(zhǎng)是2D材料的基本問(wèn)題。”大多數(shù)現(xiàn)有研究使用轉(zhuǎn)移法——材料在藍(lán)寶石襯底上生長(zhǎng)，然后通過(guò)機(jī)械方式轉(zhuǎn)移到硅片上。但這是一種實(shí)驗(yàn)室技術(shù)，無(wú)法擴(kuò)展到量產(chǎn)。直接在12英寸硅片上生長(zhǎng)是最有可能實(shí)現(xiàn)商業(yè)化的路徑。

最近在這方面的進(jìn)展似乎停滯不前。三星展示了使用8英寸測(cè)試晶圓進(jìn)行的晶圓上生長(zhǎng)。但材料在晶圓上的附著力不佳。解決方案是在每個(gè)晶體的邊緣制造“夾子”，以在后續(xù)工藝步驟中將其固定。雖然展示了功能晶體管，不過(guò)是采用頂柵和底柵結(jié)構(gòu)，而不是GAA結(jié)構(gòu)。但這一工藝無(wú)法規(guī)?；y(cè)試器件的溝道長(zhǎng)度為500mm——大了兩個(gè)數(shù)量級(jí)。如果每個(gè)溝道都需要夾子，那么所消耗的面積將抵消縮短溝道帶來(lái)的縮放優(yōu)勢(shì)。真正的需求是在整個(gè)晶圓上生長(zhǎng)高質(zhì)量材料，而且不需要輔助結(jié)構(gòu)。

來(lái)源：三星

來(lái)源：三星

臺(tái)積電展示了完整的2D FET反相器——一個(gè)N型和P型晶體管連接在一起形成基本邏輯單元。這似乎是一個(gè)集成路徑探索研究，因?yàn)槠骷旧硎瞧矫娴?，而不是GAA，并且比所需尺寸大一個(gè)或兩個(gè)數(shù)量級(jí)。

在實(shí)現(xiàn)大規(guī)模生產(chǎn)之前，2D材料還有很長(zhǎng)的路要走。目前的頂尖技術(shù)勉強(qiáng)能在合理的短溝道長(zhǎng)度下制造出一個(gè)性能良好的晶體管。這必須擴(kuò)大規(guī)模，達(dá)到至少每片晶圓數(shù)十億個(gè)晶體管，然后每年生產(chǎn)10萬(wàn)片或更多晶圓。這意味著規(guī)模至少要擴(kuò)大15個(gè)數(shù)量級(jí)。

英特爾：6nm柵極長(zhǎng)度GAA晶體管

對(duì)2D材料來(lái)說(shuō)更不利的是，理論上硅的最小柵極長(zhǎng)度為10nm的說(shuō)法已被證明是錯(cuò)誤的。英特爾展示了一種單條帶GAA晶體管，其柵極長(zhǎng)度僅為6nm。

10nm有許多被認(rèn)為是阻礙的挑戰(zhàn)，其中最有趣的是量子隧穿。在如此極端的規(guī)模下，電子或空穴“隧穿”晶體管柵極所形成的能量屏障的概率不為零。盡管它們沒(méi)有足夠的能量跨越屏障，但仍能穿過(guò)它——結(jié)果是電荷通過(guò)晶體管泄漏。用漏電晶體管制成的芯片效率低下且容易出錯(cuò)。

英特爾的成果證明這種量子隧穿效應(yīng)是可以減輕。該器件的性能雖不完美，但已經(jīng)非常好，并且很可能通過(guò)足夠的改進(jìn)實(shí)現(xiàn)大規(guī)模商業(yè)化。亞閾值擺幅（衡量晶體管對(duì)柵極電壓變化的響應(yīng)程度，即晶體管開關(guān)的難易程度）已經(jīng)接近理論室溫最小值60mV/V。DIBL（漏極感應(yīng)屏障泄漏，這種影響會(huì)隨著溝道變短而加劇）大約是臺(tái)積電N2工藝的兩倍。它需要改進(jìn)，但對(duì)于研發(fā)來(lái)說(shuō)已經(jīng)是不錯(cuò)的成果。

6nm柵極長(zhǎng)度的GAA晶體管性能表現(xiàn)良好。之前已制造出5nm柵極長(zhǎng)度的FinFET，但性能非常差。來(lái)源：英特爾

這一結(jié)果很可能將2D材料在技術(shù)路線圖上的應(yīng)用時(shí)間進(jìn)一步推遲。芯片制造商不會(huì)冒險(xiǎn)采用一種新的復(fù)雜技術(shù)，除非他們別無(wú)選擇。

專家小組：需要突破

計(jì)算設(shè)備的持續(xù)進(jìn)步無(wú)疑是驚人的，但還不夠。如果基礎(chǔ)設(shè)備技術(shù)沒(méi)有進(jìn)步，計(jì)算需求及其所需能源的指數(shù)級(jí)增長(zhǎng)將難以為繼。斯坦福大學(xué)的Tom Lee教授繪制了按當(dāng)前增長(zhǎng)率推算出未來(lái)150年的能源需求。這一推算跨度很大，但證明了必須做出改變。按當(dāng)前增長(zhǎng)率，到2050年，AI計(jì)算所需的能源將耗盡太陽(yáng)射向地球的每一個(gè)光子。再過(guò)100年，我們將需要捕獲太陽(yáng)發(fā)出的每一個(gè)光子。IEDM專家小組建議，與其建造“戴森球（一種假想的巨型結(jié)構(gòu)，它包圍著一顆恒星，并捕獲其大部分能量輸出）”，不如在半導(dǎo)體器件領(lǐng)域?qū)で笸黄啤?/p>

設(shè)備上的常規(guī)進(jìn)步已不再滿足需求。Tom Lee教授表示，在所有“AI指數(shù)”中，能源將成為限制因素，而且“我們無(wú)法用線性的手段戰(zhàn)勝指數(shù)級(jí)增長(zhǎng)的難題”。（校對(duì)/孫樂(lè)）

參考來(lái)源：

https://semianalysis.com/2025/02/05/iedm2024/#meta-3d-stacked-memory