4月30日，國家自然科學基金委員會發(fā)布《關于發(fā)布集成芯片前沿技術科學基礎重大研究計劃2024年度項目指南的通告》。

據(jù)介紹，“集成芯片前沿技術科學基礎”重大研究計劃面向國家高性能集成電路的重大戰(zhàn)略需求，聚焦集成芯片的重大基礎問題，通過對集成芯片的數(shù)學基礎、信息科學關鍵技術和工藝集成物理理論等領域的攻關，促進我國芯片研究水平的提升，為發(fā)展芯片性能提升的新路徑提供基礎理論和技術支撐。

一、科學目標

本重大研究計劃面向集成芯片前沿技術，聚焦在芯粒集成度（數(shù)量和種類）大幅提升帶來的全新問題，擬通過集成電路科學與工程、計算機科學、數(shù)學、物理、化學和材料等學科深度交叉與融合，探索集成芯片分解、組合和集成的新原理，并從中發(fā)展出一條基于自主集成電路工藝提升芯片性能1-2個數(shù)量級的新技術路徑，培養(yǎng)一支有國際影響力的研究隊伍，提升我國在芯片領域的自主創(chuàng)新能力。

二、核心科學問題

本重大研究計劃針對集成芯片在芯粒數(shù)量、種類大幅提升后的分解、組合和集成難題，圍繞以下三個核心科學問題展開研究：

（一）芯粒的數(shù)學描述和組合優(yōu)化理論。

探尋集成芯片和芯粒的抽象數(shù)學描述方法，構建復雜功能的集成芯片到芯粒的映射、仿真及優(yōu)化理論。

（二）大規(guī)模芯粒并行架構和設計自動化。

探索芯粒集成度大幅提升后的集成芯片設計方法學，研究多芯互連體系結構和電路、布局布線方法等，支撐百芯粒/萬核級規(guī)模集成芯片的設計。

（三）芯粒尺度的多物理場耦合機制與界面理論。

明晰三維結構下集成芯片中電-熱-力多物理場的相互耦合機制，構建芯粒尺度的多物理場、多界面耦合的快速、精確的仿真計算方法，支撐3D集成芯片的設計和制造。

三、2024年度資助的研究方向

（一）培育項目。

基于上述科學問題，以總體科學目標為牽引，2024年度擬圍繞以下研究方向優(yōu)先資助探索性強、具有原創(chuàng)性思路、提出新技術路徑的申請項目：

1. 芯粒分解組合與可復用設計方法。

研究集成芯片和芯粒的形式化描述，分解-組合理論及建模方法，研究計算/存儲/互連/功率/傳感/射頻等芯粒的可復用設計方法。

2. 多芯粒并行處理與互連架構。

研究面向2.5D/3D集成的高算力、可擴展架構，計算/存儲/通信等芯粒間的互連網(wǎng)絡及容錯機制，多芯異構的編譯工具鏈等。

3. 集成芯片多場仿真與EDA。

研究面向芯粒尺度的電-熱-力耦合多物理場計算方法與快速仿真工具，面向集成芯片的綜合/布局/布線自動化設計工具，集成芯片的可測性設計等。

4. 集成芯片電路設計技術。

研究面向2.5D/3D集成的高速、高能效串行/并行、射頻/無線、硅光接口電路，大功率集成芯片的電源管理電路與系統(tǒng)等。

5. 集成芯片2.5D/3D工藝技術。

研究大尺寸硅基板（Interposer）的制造技術，高密度、高可靠的2.5D/3D集成工藝、材料等，萬瓦級芯片的散熱方法，光電集成封裝工藝等。

（二）重點支持項目。

基于本重大研究計劃的核心科學問題，以總體科學目標為牽引，2024年擬優(yōu)先資助前期研究成果積累較好、交叉性強、對總體科學目標有較大貢獻的申請項目：

1．緩存一致性與存儲系統(tǒng)。

研究異構多芯粒系統(tǒng)的緩存一致性機制，探索集成芯片的多級緩存架構、可擴展的存儲管理機制以及基于片上網(wǎng)絡的訪存優(yōu)化策略與服務質量（QoS）優(yōu)化機制。構建芯粒間的緩存一致性訪存行為級模型，支持≥2種異構芯粒（CPU、GPU等）間的緩存一致性，CPU總核數(shù)≥256，≥7種緩存行的穩(wěn)定狀態(tài)，典型延遲＜200個周期，并開源功能驗證模擬器。

2. 芯粒分解和組合優(yōu)化方法。

針對端-邊-云等計算場景，研究芯粒分解和組合優(yōu)化理論，探索芯粒的函數(shù)化表示方式，建立復雜應用到芯粒的映射，研究映射的穩(wěn)定性和魯棒性理論，形成完備芯粒庫構造方法。相比定制化設計性能損失小于20%，芯粒間功能冗余度不超過20%，形成分解組合工具并開源。

3. 多光罩集成芯片的布局布線方法。

以最小化硅基板制造光罩層數(shù)、跨光罩互連數(shù)等為目標，研究多光罩集成芯片的自動化布局布線方法，探索TSV/互連線/深槽電容工藝與設計協(xié)同優(yōu)化方法，實現(xiàn)支持≥4倍光罩面積尺寸，百芯粒量級總互連線數(shù)≥105的集成芯片布局布線EDA工具并開源。

4. 集成芯片的可測試性設計方法。

研究高可測試性、即插即用和低開銷的集成芯片測試總線架構，突破因可觀測引腳受限導致的瓶頸，探索集成芯片的層次化測試調度和故障診斷等技術，實現(xiàn)可測試性設計EDA工具并開源，互連故障覆蓋率≥99%，測試架構硬件開銷≤5%。

5. 高能效的芯?；ミB單端并行接口電路。

研究高能效、高密度的2.5D并行互連接口電路技術。探索高能效收發(fā)機電路、寬調諧范圍的時鐘生成電路；面向多種互連標準、不同信道，研究信號編碼、均衡電路的可重構技術；研究極低發(fā)射電壓擺幅下的抗噪聲技術。實現(xiàn)單線最高速率≥32Gb/s，最佳能效≤0.5pJ/bit，兼容NRZ/PAM的互連并行接口電路，并開源仿真模型。

6. 面向芯粒尺度的多場仿真算法與求解器。

研究面向芯粒集成工藝的電-熱-力耦合模型，探索集成芯片關鍵結構、材料與界面的多物理場模擬數(shù)值方法，實現(xiàn)計算網(wǎng)格自動剖分，開發(fā)跨尺度的多場仿真求解器并開源，計算精度和實驗結果誤差范圍小于10%。

7. 大尺寸硅基板制造技術及翹曲模型和應力優(yōu)化。

研究大尺寸硅基板（Interposer）制造技術，構建晶圓級翹曲模型及應力優(yōu)化方法，探索高密度、高深寬比的硅通孔（TSV）、深溝槽電容（DTC）等制造工藝的應力效應機制，實現(xiàn)≥4倍光罩面積尺寸的硅基板制備，并實現(xiàn)深溝槽電容、硅通孔等工藝流程后的12英寸晶圓翹曲值不超過200μm。建立晶圓級翹曲分析及預測模型，開發(fā)應力優(yōu)化仿真工具并開源。

8. 三維集成高效散熱材料與結構。

探索多熱點強耦合狀態(tài)下的熱分布特征與高效熱輸運機制，異質散熱新材料集成與界面熱輸運調控方法，微通道散熱器的結構設計與強化換熱方法。面向萬瓦級3D集成芯片系統(tǒng)，實現(xiàn)芯粒3D堆疊單模塊功率≥2000W，層數(shù)≥3層，最高熱流密度≥1000W/cm2。完成多尺度熱點預測與熱分布仿真工具、高效熱管理設計工具并開源。

（三）集成項目。

本年度擬遴選具有重大應用價值和良好研究基礎的研究方向進行集成資助，具體研究方向如下：

1．異構計算三維集成芯片。

研究三維集成芯片的跨層次協(xié)同設計方法，探索異構芯粒的模塊化組合與優(yōu)化方法，驗證垂直供電架構與電路、硅基板自動化布局布線、高密度芯粒-晶圓鍵合等關鍵技術。研制可重用有源硅基板（Active Interposer），三維堆疊界面峰值通信帶寬≥1Tbps。實現(xiàn)異構計算三維集成芯片原型，至少包含CPU、存儲、存算等4種以上芯粒，異構芯?？倲?shù)≥16，總存儲≥512Mb，總算力≥100TOPS，在自主工藝上實現(xiàn)異構計算能效高于同算力10nm以下GPU/NPU芯片水平。完成集成芯片在智能機器人、邊緣計算等場景中的應用驗證。

四、項目遴選的基本原則

（一）緊密圍繞核心科學問題，注重需求及應用背景約束，鼓勵原創(chuàng)性、基礎性和交叉性的前沿探索。

（二）優(yōu)先資助能夠解決集成芯片領域關鍵技術難題，并具有應用前景的研究項目，要求項目成果在該重大研究計劃框架內開源。

（三）重點支持項目應具有良好的研究基礎和前期積累，對總體科學目標有直接貢獻與支撐，并鼓勵研究機構與企業(yè)聯(lián)合申請。

五、2024年度資助計劃

擬資助培育項目15項左右，直接費用的平均資助強度約為80萬元/項，資助期限為3年，培育項目申請書中研究期限應填寫“2025年1月1日-2027年12月31日”；擬資助重點支持項目8項左右，直接費用的平均資助強度約為300萬元/項，資助期限為4年，重點支持項目申請書中研究期限應填寫“2025年1月1日-2028年12月31日”；擬資助集成項目1項，直接費用的平均資助強度約為1500萬元，資助期限為4年，集成項目申請書中研究期限應填寫“2025年1月1日－2028年12月31日”。