JEDEC（固態(tài)技術協(xié)會）近期正式發(fā)布了HBM4標準。作為HBM3的升級版，HBM4進一步提升了數(shù)據(jù)處理速率，同時保持更高帶寬、更高能效及每顆芯片/堆疊的容量等基本特征。隨著AI模型和HPC高性能計算對更高帶寬和更大容量內存技術需求不斷增長，HBM4標準的推出將滿足這些需求。SK海力士、三星和美光等內存廠商也將加速推出HBM4產(chǎn)品。

推進HBM4開發(fā)與量產(chǎn)

HBM4標準在帶寬、通道數(shù)、功耗、容量等多方面都進行了改進。首先是帶寬上的增加，通過2048bit接口提供高達8Gb/s的傳輸速度，總帶寬提高至2TB/s。另一個重要升級是每個堆疊的獨立通道數(shù)加倍，從16個通道（HBM3）增加到32個通道，每個通道包含2個偽通道。這為設計人員提供了更大的靈活性。

其次是容量上的提升。HBM4支持4層、8層、12層和16層DRAM堆棧。這些芯片密度可達24Gb或32Gb，可提供64GB（32Gb 16高）的更高立方體密度。

在能效提升方面，HBM4對一系列供應商特定電壓給予支持，包括0.7V、0.75V、0.8V或0.9V的VDDQ（數(shù)據(jù)輸出緩沖器電壓）選項，以及1.0V或1.05V的VDDC（供應芯片核心電壓）選項。這些調整有助于降低功耗并提高不同系統(tǒng)需求下的能效。

HBM4還與現(xiàn)有HBM3控制器兼容性，允許在各種應用中實現(xiàn)無縫集成和靈活性，并允許單個控制器在需要時與HBM3和HBM4配合使用。HBM4還集成定向刷新管理（DRFM），可增強行錘緩解（row-hammer）能力，并支持更強大的可靠性、可用性和可維護性功能（RAS）。

HBM4標準的正式落地，將推進HBM4的開發(fā)與量產(chǎn)。IDTechEx高級技術分析師Shababa Selim表示，HPC和AI工作負載經(jīng)常會因為內存瓶頸而限制性能，這是因為CPU、GPU和其他AI加速器等處理器性能的發(fā)展超過了內存性能的發(fā)展。HBM是這類并行計算機架構的關鍵推動因素，許多GPU和加速器都使用HBM進行并行工作負載處理。

Selim表示，HBM的高帶寬使其能夠同時處理來自不同核心的多個內存請求，這對于GPU和加速器至關重要。根據(jù)IDTechEx的最新報告，預計到2035年HPC的HBM單位銷量將比2024年增長15倍。

事實上，盡管HBM4標準剛于前不久正式發(fā)布，但相關廠商早在2024年已經(jīng)展開樣品的測試和設計。這是因為這些頭部廠商都深度參與到JEDEC標準的制定當中，使其提前掌握技術方向，如三星在2024年就完成了16層混合鍵合堆疊驗證。此外，英偉達、AMD等AI芯片廠商也需提前驗證內存性能。

三大廠競逐加劇

三星、SK海力士和美光都對HBM4給予了高度關注。HBM4標準的正式發(fā)布也加劇了三大內存制造商在產(chǎn)品開發(fā)與量產(chǎn)上的競逐。

在HBM上，SK海力士占得頭籌。其計劃今年下半年開始生產(chǎn)HBM4 12Hi。據(jù)報道，HBM4 12Hi將搭載于英偉達下一代“Rubin”系列處理器中。目前，SK海力士已向英偉達供應HBM3E 12Hi，并已提供HBM4 12Hi樣品。

SK海力士強調：“以引領HBM市場的技術競爭力和生產(chǎn)經(jīng)驗為基礎，能夠比原計劃提早實現(xiàn)HBM4 12Hi的樣品出貨，并已開始與客戶的驗證流程。公司將在下半年完成量產(chǎn)準備，由此鞏固在面向AI的新一代存儲器市場領導地位。”

據(jù)韓媒報道，SK海力士已將HBM 4的測試良率提升至70%。測試產(chǎn)量是未來實際產(chǎn)量的指標，高測試良率可以確保進入實際量產(chǎn)時的生產(chǎn)效率。有業(yè)內人士評價稱，“測試良率達到70%是一個非常好的成績，量產(chǎn)后良率還可以進一步提升?！?/p>

三星電子在HBM3E市場競爭中落后于SK海力士，目前寄望于在HBM4上扭轉劣勢。三星芯片業(yè)務負責人全永鉉表示，三星計劃最早在今年第二季度供應HBM3E 12Hi，并計劃在下半年生產(chǎn)HBM4芯片。

現(xiàn)在，三星電子將HBM4業(yè)務的重點放在了正在開發(fā)的10?級第6代（1c）DRAM上，計劃在HBM4 12Hi產(chǎn)品中配備1c DRAM和邏輯芯片。如果能夠穩(wěn)步量產(chǎn)1c DRAM，有望在HBM4的產(chǎn)品性能上取得優(yōu)勢。SK海力士的HBM4配備的是1b DRAM。

美光則計劃于2026 年量產(chǎn)上市HBM4。在2025財年第二季度財報電話會議上，美光總裁兼首席執(zhí)行官Sanjay Mehrotra宣布這項計劃。他表示，與HBM3E相比，美光的HBM4可將帶寬提高60%以上。

PCIe 7.0、NVMe 2.1規(guī)范持續(xù)推進

JEDEC組織制訂的其他存儲芯片相關標準規(guī)范，如PCI-SIG、NVMe等也值得關注，對存儲芯片的技術發(fā)展與落地有很大的作用。

在PCI-SIG標準方面，隨著PCIe 5.0/6.0等高速接口的推出，存儲芯片的數(shù)據(jù)傳輸速度將得到顯著提升，這將對SSD主控芯片的性能提出更高的要求，推動SSD主控芯片產(chǎn)業(yè)向高性能方向發(fā)展。相比于 PCIe 6.0 規(guī)范，PCIe 7.0 規(guī)范的數(shù)據(jù)傳輸速率將再次倍增，達到 128 GT/s，大幅度高于 PCIe 6.0 的 64 GT/s 和 PCIe 5.0 的 32 GT/s。但PCIe 6.0/7.0 規(guī)范部署有所延遲。PCIe 6.0 深度一致性測試將于 2025 年啟動，PCIe 7.0 的最終規(guī)格仍計劃于 2025 年發(fā)布，但相應的 Live Compliance 計劃已推遲到 2028 年。

NVMe是一種基于PCIe總線的高性能存儲協(xié)議，專為基于PCIe總線的固態(tài)硬盤設計。NVMexpress組織在2024年8月7日宣布了三個新規(guī)格和八個更新規(guī)格的發(fā)布。新規(guī)格包括NVMe Boot規(guī)范、子系統(tǒng)本地內存命令集和計算程序命令集。更新內容則涵蓋了NVMe 2.1基礎規(guī)范、命令集規(guī)范（NVM命令集、ZNS命令集、鍵值命令集）、傳輸規(guī)范（PCIe傳輸、FC傳輸、RDMA傳輸和TCP傳輸）以及NVMe管理接口規(guī)范。這些更新和新規(guī)格旨在簡化NVMe架構的開發(fā)流程，同時引入了適應現(xiàn)代計算環(huán)境的新功能，并且進一步加強了跨所有主要傳輸協(xié)議的NVMe技術支持。