2024年11月，南方科技大學(xué)深港微電子學(xué)院潘權(quán)團(tuán)隊(duì)在高速有線芯片設(shè)計(jì)領(lǐng)域取得進(jìn)展。團(tuán)隊(duì)發(fā)表相關(guān)期刊論文共4篇，其中，3篇發(fā)表在集成電路設(shè)計(jì)領(lǐng)域頂級(jí)期刊《固態(tài)電路期刊》(IEEE Journal of Solid-State Circuits，JSSC)上，1篇受邀發(fā)表在集成電路設(shè)計(jì)領(lǐng)域頂級(jí)開(kāi)源期刊《固態(tài)電路學(xué)會(huì)開(kāi)放期刊》(IEEE Open Journal of the Solid-State Circuits Society，OJ-SSCS)上。

JSSC是集成電路設(shè)計(jì)領(lǐng)域的排名第一的頂級(jí)期刊，以嚴(yán)苛的審稿過(guò)程、極具創(chuàng)新的芯片設(shè)計(jì)、全面而深刻的理論分析著稱，投稿要求必須有芯片流片且實(shí)際測(cè)試指標(biāo)世界領(lǐng)先。據(jù)悉，到目前為止，南方科技大學(xué)作為第一通訊單位在JSSC上共發(fā)表了11篇論文，其中5篇來(lái)自潘權(quán)團(tuán)隊(duì)。

除此以外，潘權(quán)團(tuán)隊(duì)還有2篇光電融合芯片系統(tǒng)論文被代表集成電路設(shè)計(jì)領(lǐng)域最高水平的國(guó)際固態(tài)電路會(huì)議（ISSCC 2025）接收，1篇時(shí)鐘與信號(hào)恢復(fù)芯片論文被歐洲固態(tài)電路會(huì)議（ESSERC 2024）接收。

論文一：“A 2 × 24 Gb/s Single-Ended Transceiver With Channel-Independent Encoder-Based Crosstalk Cancellation in 28-nm CMOS”（JSSC）

對(duì)人工智能（AI）、機(jī)器學(xué)習(xí)（ML）以及高性能數(shù)據(jù)中心對(duì)高帶寬和低功耗有線通信提出了更高的需求。這些需求推動(dòng)了有限面積內(nèi)I/O數(shù)量的增加以及每個(gè)引腳的數(shù)據(jù)速率提升。盡管已有的研究通過(guò)采用高級(jí)調(diào)制方法、復(fù)雜的均衡技術(shù)以及前向糾錯(cuò)方案，證明了實(shí)現(xiàn)更高吞吐量鏈路的可行性，但這些方法會(huì)帶來(lái)顯著的硬件開(kāi)銷、高延遲以及較大的功耗。此外，隨著波特率的提高，必須對(duì)無(wú)源鏈路進(jìn)行精心優(yōu)化以滿足系統(tǒng)要求，這進(jìn)一步導(dǎo)致了顯著的成本增加。單端多輸入多輸出方案（SE-MIMO）提供了一種有前景的選擇，通過(guò)在一對(duì)差分信道上利用兩個(gè)單端信號(hào)來(lái)實(shí)現(xiàn)高數(shù)據(jù)速率。然而，高性能的單端多輸入多輸出傳輸必須依賴于串?dāng)_消除（XTC）技術(shù)，因?yàn)檫B接器、封裝以及通道中走線的耦合會(huì)引入嚴(yán)重的串?dāng)_。這種嚴(yán)重的串?dāng)_會(huì)損害鏈路的信號(hào)完整性（SI）。此外，不同的應(yīng)用涉及不同的通道特性，這要求XTC技術(shù)具有自適應(yīng)性和魯棒性。同時(shí)，信噪比（SNR）對(duì)單端系統(tǒng)的靈敏度有顯著影響，因此，串?dāng)_消除方案不應(yīng)該過(guò)度影響信噪比。因此，為減輕緊耦合差分通道中的強(qiáng)串?dāng)_，推動(dòng)SE-MIMO方案在多種場(chǎng)景下的應(yīng)用，亟需一種不依賴于通道特性的有效XTC方法。

根據(jù)上述問(wèn)題，本文提出了一種單端模式編碼消除的串?dāng)_消除收發(fā)機(jī)，并深入分析了串?dāng)_形成的肌理，模式編碼串?dāng)_消除的數(shù)學(xué)原理，以及與現(xiàn)有方案的效果對(duì)比，并在實(shí)際的兩通道收發(fā)機(jī)系統(tǒng)中進(jìn)行了驗(yàn)證。測(cè)試結(jié)果表明，通過(guò)采用無(wú)通道依賴的模式編碼串?dāng)_消除技術(shù)，該單端收發(fā)機(jī)在24 Gb/s/pin速率下，實(shí)現(xiàn)了插損串?dāng)_比（IL-to-Crosstalk Ratio）高達(dá)-13 dB的串?dāng)_抑制效果，系統(tǒng)誤碼率低至1e-12。

圖1.1.模式編碼串?dāng)_消除收發(fā)機(jī)芯片

圖1.2. (a) 芯片照片, (b)芯片功耗分布，(c) 收發(fā)機(jī)眼圖，(d) 誤碼率測(cè)試結(jié)果

圖1.2(a)，(b)展示了提出的收發(fā)機(jī)的芯片面積及其功耗分布，圖1.2(c)展示了芯片在兩種信道場(chǎng)景下工作的眼圖測(cè)試結(jié)果。如圖所示，有串?dāng)_情況下，收發(fā)機(jī)通過(guò)信道后的眼圖完全閉合；在串?dāng)_消除功能開(kāi)啟后之后，24Gb/s NRZ眼寬和眼高分別達(dá)到了0.34UI(68mV)和0.33UI(32mV)。同時(shí)，如圖1.2（d）所示，該收發(fā)機(jī)在24Gb/s的數(shù)據(jù)速率下，實(shí)現(xiàn)了10-12的誤碼率。

2022級(jí)博士生吳泓志是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的唯一通訊作者，南方科技大學(xué)深港微電子學(xué)院為論文的唯一單位，該論文得到了國(guó)家自然科學(xué)基金和國(guó)家重點(diǎn)研發(fā)計(jì)劃經(jīng)費(fèi)的支持。

論文二：“A 2×112 Gb/s/pin Single-Ended Crosstalk Cancellation Transceiver With 31 dB Loss Compensation in 28-nm CMOS”（JSSC）

對(duì)網(wǎng)絡(luò)交換和云計(jì)算的需求不斷增長(zhǎng)，推動(dòng)有線收發(fā)器（TRX）朝著更高的數(shù)據(jù)速率發(fā)展，達(dá)到224 Gb/s。為了實(shí)現(xiàn)這些所需的高數(shù)據(jù)速率，已經(jīng)提出了各種潛在的解決方案?；跀?shù)字信號(hào)處理器（DSP）的四電平脈沖幅度調(diào)制（PAM-4）TRX在先進(jìn)技術(shù)中實(shí)現(xiàn)了目標(biāo)I/O帶寬。由于其魯棒性和強(qiáng)大的均衡器，基于DSP的TRX適用于長(zhǎng)距離（LR）鏈路。然而，它們的高功率消耗限制了它們?cè)谏醵叹嚯x（VSR）和中距離（MR）鏈路中的適用性，對(duì)功率受限的應(yīng)用提出了挑戰(zhàn)。此外，由于帶寬需求的增加，該方案遇到了重大的封裝挑戰(zhàn)。或者，可以通過(guò)采用更高級(jí)別的脈沖幅度調(diào)制（PAM）方案來(lái)放寬對(duì)I/O帶寬的需求。如圖2.1所示，224 Gb/s PAM-4方案的帶寬需求為56 GHz。PAM-8和PAM-16方案的帶寬需求分別放寬到37和28 GHz。單端方案提供了一種有前景的選擇，通過(guò)在一對(duì)差分信道上利用兩個(gè)單端信號(hào)來(lái)實(shí)現(xiàn)高數(shù)據(jù)速率。與差分方案相比，該方法使吞吐量密度加倍，并放寬了對(duì)無(wú)源元件的奈奎斯特帶寬要求。不幸的是，由于串?dāng)_噪聲，單端方案面臨著重大挑戰(zhàn)，串?dāng)_噪聲是由背板鏈路中的連接器和封裝引起的。本文介紹了一種2×112 Gb/s單端串?dāng)_消除TRX，用于帶連接器的背板鏈路，通過(guò)一對(duì)差分信道傳輸總共224 Gb/s的數(shù)據(jù)。

圖2.1.單端多輸入多輸出串?dāng)_消除接收機(jī)芯片

圖2.2. (a) 芯片照片及功耗分布；(b) 芯片眼圖和誤碼率測(cè)試結(jié)果

圖2.2(a)展示了提出的接收機(jī)芯片面積及其功耗分布，圖2.2(b)展示了芯片的眼圖測(cè)試結(jié)果和誤碼率測(cè)試結(jié)果。如圖所示，TX分別在無(wú)串?dāng)_情況下實(shí)現(xiàn)了56 Gb/s NRZ和112 Gb/s PAM-4的0.6 UI/224 mV和0.29 UI/45 mV的眼寬/高度。有串?dāng)_情況下，在XTC之后，56Gb/s NRZ和112Gb/s PAM-4的眼寬分別平均提高了0.42和0.22UI。這項(xiàng)工作實(shí)現(xiàn)了112 Gb/s的PAM-4，在28 GHz時(shí)信道損耗為31 dB，能量效率為2.77 pJ/b。同時(shí)，所提出的TRX為112 Gb/s PAM-4實(shí)現(xiàn)了10-10的BER。

2020級(jí)博士生鐘立平是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的唯一通訊作者，南方科技大學(xué)深港微電子學(xué)院為論文的唯一單位，該論文得到了國(guó)家自然科學(xué)基金和國(guó)家重點(diǎn)研發(fā)計(jì)劃經(jīng)費(fèi)的支持。

論文三：“A 64 Gb/s/pin Single-Ended PAM-4 Transmitter with a Merged Pre-Emphasis Capacitive-Peaking Crosstalk Cancellation Scheme for Memory Interfaces in 28-nm CMOS”（JSSC）

隨著海量計(jì)算和人工智能應(yīng)用的發(fā)展，對(duì)內(nèi)存接口的數(shù)據(jù)吞吐量要求不斷提高。影響內(nèi)存接口吞吐量的兩個(gè)關(guān)鍵指標(biāo)分別是單通道數(shù)據(jù)率和通道密度。由于工藝縮放所帶來(lái)的帶寬提升放緩，GDDR6X等先進(jìn)DRAM應(yīng)用已經(jīng)采用PAM-4信令來(lái)提高數(shù)據(jù)傳輸速率，然而PAM-4信令由于電壓裕度的減少對(duì)信噪比更加敏感。隨著通道間距的減少，串?dāng)_導(dǎo)致的信號(hào)完整性問(wèn)題愈發(fā)嚴(yán)重，嚴(yán)重限制了通道密度和數(shù)據(jù)吞吐量的提高。雖然已經(jīng)報(bào)道了一些發(fā)射機(jī)串?dāng)_消除技術(shù)，但這些技術(shù)主要集中在NRZ，且存在信噪比低或接口效率低的缺點(diǎn)。因此，需要探究一種同時(shí)兼顧高信噪比、高接口效率的高速PAM-4串?dāng)_消除技術(shù)。。

根據(jù)上述問(wèn)題，本文提出了一種集成型預(yù)加重電容-峰化串?dāng)_消除技術(shù)，將電容峰化電路集成在驅(qū)動(dòng)器內(nèi)部生成串?dāng)_消除信號(hào)，即不降低輸出擺幅，又避免了輸出節(jié)點(diǎn)的寄生堆積，支持高速率運(yùn)行。基于該技術(shù)設(shè)計(jì)了一款4通道高速PAM-4串?dāng)_消除單端發(fā)射機(jī)并完成了測(cè)試驗(yàn)證。測(cè)試結(jié)果表明,在-11dB插損和-15.8dB串?dāng)_強(qiáng)度的信道條件下，發(fā)射機(jī)最高能實(shí)現(xiàn)單通道64Gb/s PAM-4的傳輸速率，對(duì)應(yīng)能量效率為1.27pJ/bit。

圖3.1.電容峰化串?dāng)_消除高速單端PAM-4發(fā)射機(jī)芯片

圖3.2. (a) 芯片照片, (b)芯片功耗分布，(c) 發(fā)射機(jī)眼圖，(d) 串?dāng)_抖動(dòng)消除率測(cè)試結(jié)果

圖3.2(a)，(b)展示了提出的發(fā)射機(jī)的芯片面積及其功耗分布，圖3.2(c)展示了芯片開(kāi)啟串?dāng)_消除功能前后的眼圖測(cè)試結(jié)果。如圖所示，在串?dāng)_消除功能關(guān)閉時(shí)，32Gb/s NRZ的眼寬和眼高為0.32UI(100mV),64Gb/s PAM-4眼圖完全閉合；而串?dāng)_消除功能開(kāi)啟后之后，32Gb/s NRZ和64Gb/s PAM-4眼圖的眼寬和眼高分別達(dá)到了0.6UI(180mV)和0.36UI(36mV)。如圖3.2（d）所示，提出的串?dāng)_消除技術(shù)在32Gb/s NRZ和64Gb/s PAM-4 模式下分別實(shí)現(xiàn)了87%和82%的串?dāng)_引入抖動(dòng)消除率。

2023級(jí)博士生伍偉濤是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的唯一通訊作者，南方科技大學(xué)深港微電子學(xué)院為論文的第一單位，鵬城實(shí)驗(yàn)室為第二單位。該論文得到了國(guó)家自然科學(xué)基金和國(guó)家重點(diǎn)研發(fā)計(jì)劃經(jīng)費(fèi)的支持。

論文四（受邀論文）：“Design Techniques for Single-Ended Wireline Crosstalk Cancellation Receiver Up to 112 Gb/s”（OJ-SSCS）

OJ-SSCS是一本完全開(kāi)放存取的期刊，發(fā)表固態(tài)電路領(lǐng)域的論文，特別強(qiáng)調(diào)集成電路的晶體管級(jí)設(shè)計(jì)。它還涵蓋了集成電路設(shè)計(jì)重要領(lǐng)域的系統(tǒng)設(shè)計(jì)、新技術(shù)、電路建模和測(cè)試等主題。

在人工智能應(yīng)用中，數(shù)據(jù)中心需要支持越來(lái)越高的數(shù)據(jù)速率來(lái)管理海量的數(shù)據(jù)集。如圖4.1所示，已經(jīng)提出了幾種潛在的解決方案，以實(shí)現(xiàn)每條通道高達(dá)224 Gb/s的數(shù)據(jù)速率。主要方法之一是在先進(jìn)技術(shù)中使用四電平脈沖幅度調(diào)制（PAM-4）收發(fā)器（TRX），可以實(shí)現(xiàn)目標(biāo)224 Gb/s的數(shù)據(jù)速率。然而，由于帶寬需求的增加和顯著的均衡要求，該方案受到嚴(yán)重鏈路損耗和高功率消耗的挑戰(zhàn)。另一種方法涉及使用更高級(jí)的脈沖幅度調(diào)制（PAM）方案，這可以減輕I/O帶寬要求。通過(guò)將更多數(shù)據(jù)編碼到每個(gè)符號(hào)中，這些方案理想情況下不需要更大的信道帶寬。例如，如圖4.1（b）所示，差分PAM-8方案需要大約0.67倍于差分PAP-4方案的帶寬來(lái)實(shí)現(xiàn)等效的數(shù)據(jù)速率。然而，這一優(yōu)勢(shì)伴隨著一個(gè)重要的信號(hào)噪聲比（SNR）損失約為7.4 dB。此外，高階PAM方案更容易受到抖動(dòng)和反射等缺陷的影響。實(shí)現(xiàn)這種數(shù)據(jù)速率的另一個(gè)有前景的選擇是單端PAM-4方案，該方案通過(guò)在一對(duì)差分信道上利用兩個(gè)單端信號(hào)使數(shù)據(jù)吞吐量加倍。如圖4.1（c）所示，對(duì)于等效數(shù)據(jù)速率，單端PAM-4方案的帶寬需求放寬到差分PAM-4的0.5倍。然而，由于信號(hào)擺動(dòng)減半，該方案會(huì)導(dǎo)致約6dB的信噪比損失，并面臨串?dāng)_的重大挑戰(zhàn)，特別是遠(yuǎn)端串?dāng)_（FEXT）。

圖4.1.（a）差分PAM-4方案、（b）差分BAM-8方案和（c）單端PAM-4方法的比較

本文首先分析了單端方案，并將其與差分PAM-4和PAM-8方案進(jìn)行了比較。本文還回顧了基本的串?dāng)_消除技術(shù)。接著本文介紹了幾種技術(shù)，這些技術(shù)使單端串?dāng)_消除接收機(jī)能夠使用28nm CMOS技術(shù)中的四電平脈沖幅度調(diào)制（PAM-4）實(shí)現(xiàn)每通道高達(dá)56 Gb/s和112 Gb/s的數(shù)據(jù)速率。這些56 Gb/s和112 Gb/s接收器分別實(shí)現(xiàn)了<10-10和<10-12的誤碼率，單端信道損耗分別為24和25 dB。

論文受邀發(fā)表在高性能有線收發(fā)器電路?？⊿pecial Issue on High-Performance Wireline Transceiver Circuits）。2020級(jí)博士生鐘立平是論文的第一作者，深港微電子學(xué)院潘權(quán)教授為論文的唯一通訊作者，南方科技大學(xué)深港微電子學(xué)院為論文的唯一單位，該論文得到了國(guó)家自然科學(xué)基金和國(guó)家重點(diǎn)研發(fā)計(jì)劃經(jīng)費(fèi)的支持。