imec推動7埃米制程 提出雙列CFET結(jié)構(gòu)。(圖：imec提供)

比利時(shí)微電子研究中心 (imec) 本周在 2024 年 IEEE 國際電子會議 (IEDM) 中，發(fā)表基于互補(bǔ)式場效電晶體 (CFET) 的全新標(biāo)準(zhǔn)單元結(jié)構(gòu)，內(nèi)含兩列 CFET 元件，兩列間共用一層訊號布線墻，可在 7 埃米 (A7) 邏輯節(jié)點(diǎn)提供權(quán)衡可制造性和面積效率的最佳取舍。

imec 指出，雙列 CFET 架構(gòu)的主要好處在于簡化制程和大幅減少邏輯元件和靜態(tài)隨機(jī)存取存儲器 (SRAM) 的面積，根據(jù)進(jìn)行的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 研究，與傳統(tǒng)的單列 CFET 相比，此新架構(gòu)能讓標(biāo)準(zhǔn)單元高度從 4 軌降到 3.5 軌。

目前半導(dǎo)體業(yè)在制造 (單片)CFET 元件方面持續(xù)獲得重大進(jìn)展，這些元件預(yù)計(jì)會在邏輯技術(shù)的發(fā)展歷程中接替環(huán)繞閘極 (GAA) 納米片架構(gòu)。n 型和 p 型場效電晶體 (FET) 的元件堆疊在結(jié)合晶背供電和訊號布線技術(shù)后，可望帶來功率、性能和面積 (PPA) 方面的優(yōu)勢。

然而，在電路層面，目前還有把 CFET 整合到標(biāo)準(zhǔn)單元的幾種技術(shù)方案，用來維持甚至是強(qiáng)化預(yù)期的 PPA 優(yōu)勢。特別極具挑戰(zhàn)的是中段制程的連接性，也就是把源極／汲極和閘極接點(diǎn)連接到 (晶圓背面和正面) 第一金屬導(dǎo)線層的內(nèi)連導(dǎo)線，以確保從元件頂層到底層具備功率和訊號傳輸?shù)倪B接性。

imec 說，此新架構(gòu)以一個(gè)基礎(chǔ)單元為開端，該 CFET 單元內(nèi)的一側(cè)針對功率連接進(jìn)行優(yōu)化，包含一條把功率從晶背傳輸?shù)巾攲釉碾娫窜?(接地電壓 Vss)，以及一條用于底層元件的直接晶背連接。

該 CFET 的另一側(cè)則為訊號連接進(jìn)行優(yōu)化，方法是提供一層中間布線墻 (middle routing wall) 來連接元件頂層到底層。接著，利用反射制出兩個(gè)這種基礎(chǔ)單元，形成雙列 CFET 標(biāo)準(zhǔn)單元 (包含兩列堆疊元件)，這兩個(gè)單元共用同一個(gè)中間布線墻來進(jìn)行訊號連接。

imec 設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 研究計(jì)劃主持人 Geert Hellings 表示，設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 研究顯示每 3.7 個(gè)場效電晶體共用一個(gè)中間布線墻就足以建立邏輯和 SRAM 單元。比起“傳統(tǒng)的”單列 CFET，這能讓我們進(jìn)一步縮短標(biāo)準(zhǔn)單元高度，從 4 軌降到 3.5 軌。

對 SRAM 單元來說，這代表著面積大幅縮小了 15%。與像是 14 埃米 (A14) 納米片技術(shù)制成的 SRAM 相較，雙列 CFET 型的 SRAM 可以實(shí)現(xiàn)超過 40% 的面積縮減，持續(xù)推進(jìn) SRAM 的微縮之路。

這種雙列 CFET 也能帶來制程的簡化，因?yàn)閮闪?CFET 元件之間共用一條中間布線墻的溝槽。如有必要連接頂層和底層元件，這種雙列 CFET 免除了形成極高深寬比通道的需求，進(jìn)而減少中段制程的流程復(fù)雜度和成本。

Geert Hellings 補(bǔ)充，從 7 納米的技術(shù)節(jié)點(diǎn)開始，除了傳統(tǒng)的元件微縮，運(yùn)用設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 來進(jìn)行標(biāo)準(zhǔn)單元最佳化對于不同技術(shù)節(jié)點(diǎn)的微縮密度升級來說越來越重要。在我們?yōu)?CFET 架構(gòu)進(jìn)行的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 研究中，先設(shè)想未來 CFET 晶圓廠的制程能力，以確保實(shí)現(xiàn)可與產(chǎn)業(yè)接軌的制造流程。

透過在 imec 的 12 吋晶圓無塵室進(jìn)行技術(shù)概念驗(yàn)證，也驗(yàn)研究中心的虛擬晶圓廠概念。這種結(jié)合虛擬晶圓廠和真實(shí)試驗(yàn)制程活動的做法，對推進(jìn)技術(shù)發(fā)展來說至關(guān)重要。

因此，imec 也在 IEEE 國際電子會議 (IEDM) 透過實(shí)驗(yàn)展示了這種雙列 CFET 架構(gòu)的一個(gè)關(guān)鍵組件，即一顆功能性單片 CFET，該元件具備直接連接到底部 pMOS 元件源極／汲極的晶背接點(diǎn)。我們利用極紫外光 (EUV) 晶背圖形化技術(shù)實(shí)現(xiàn)了這點(diǎn)，該圖形化技術(shù)確保了晶背的功率和訊號布線稠密，還能緊密疊對 (精度小于 3 納米) 晶圓正面制成的源極／汲極與晶背接點(diǎn)和后續(xù)的晶背金屬層。