臺積電11月歐洲開放創(chuàng)新平臺（OIP）論壇上宣布，該公司有望在2027年認證其超大版本的CoWoS（晶圓上芯片）封裝技術，該技術將提供高達9個掩模尺寸的中介層尺寸和12個HBM4內(nèi)存堆棧。新的封裝方法將解決性能要求最高的應用，并讓AI（人工智能）和HPC（高性能計算）芯片設計人員能夠構建手掌大小的處理器。

臺積電每年都會推出新的工藝技術，盡最大努力滿足客戶對PPA（功率、性能和面積）改進的需求。但有些客戶需要更高的性能，而EUV光刻工具掩模限制858平方毫米是不夠的。這些客戶選擇使用臺積電CoWoS技術封裝的多芯片解決方案，近年來，該公司提供了該解決方案的多個迭代版本。

最初的CoWoS在2016年實現(xiàn)約1.5個掩模尺寸的芯片封裝，然后發(fā)展到今天的3.3個掩模尺寸，這使得可以將8個HBM3堆棧放入一個封裝中。接下來，臺積電承諾在2025年至2026年推出5.5個掩模尺寸的封裝，最多可容納12個HBM4內(nèi)存堆棧。然而，這比起該公司的終極版CoWoS仍相形見絀，后者支持多達9個掩模尺寸的系統(tǒng)級封裝（SiP），板載12個甚至更多的HBM4堆棧。

該9個掩模尺寸的“超級載體”CoWoS（為芯片和內(nèi)存提供高達7722平方毫米的面積）具有12個HBM4堆棧，計劃于2027年獲得認證，推測它將在2027年至2028年被超高端AI處理器采用。

完全希望采用臺積電先進封裝方法的公司也能使用其系統(tǒng)級集成芯片（SoIC）先進封裝技術垂直堆疊其邏輯，以進一步提高晶體管數(shù)量和性能。事實上，借助9個掩模尺寸的CoWoS，臺積電希望其客戶將1.6nm級芯片放置在2nm級芯片之上，因此可以達到極高的晶體管密度。

然而，這些超大型CoWoS封裝面臨著重大挑戰(zhàn)。5.5個掩模尺寸的CoWoS封裝需要超過100x100毫米的基板（接近OAM 2.0標準尺寸限制，尺寸為102x165毫米），而9個掩模尺寸的CoWoS將采用超過120x120毫米的基板。如此大的基板尺寸將影響系統(tǒng)的設計方式以及數(shù)據(jù)中心的配備支持。特別是電源和冷卻。每個機架的電源功率達到數(shù)百千瓦，需要采用液體冷卻和浸沒方法，以有效管理高功率處理器。（校對/趙月）