西安紫光國(guó)芯7月消息，其在VLSI 2023技術(shù)與電路研討會(huì)上發(fā)表技術(shù)論文《基于小間距混合鍵合和mini-TSV的135 GBps/Gbit 0.66 pJ/bit 嵌入式多層陣列DRAM》。

本次VLSI 2023，西安紫光國(guó)芯發(fā)布的新一代多層陣列SeDRAM，相較上一代單層陣列結(jié)構(gòu)，新一代技術(shù)平臺(tái)主要采用了低溫混合鍵合技術(shù)和mini-TSV堆積技術(shù)。該技術(shù)平臺(tái)每Gbit由2048個(gè)數(shù)據(jù)接口組成，每個(gè)接口數(shù)據(jù)速度達(dá)541 Mbps，最終實(shí)現(xiàn)業(yè)界領(lǐng)先的135 GBps/Gbit帶寬和0.66 pJ/bit能效，為疊加更多層DRAM陣列結(jié)構(gòu)提供先進(jìn)有效的解決方案。

論文通訊作者西安紫光國(guó)芯總經(jīng)理江喜平表示，2020年IEDM我們發(fā)布第一代SeDRAM技術(shù)，之后我們實(shí)現(xiàn)多款產(chǎn)品大規(guī)模量產(chǎn)。這次發(fā)布的新一代多層陣列SeDRAM技術(shù)，實(shí)現(xiàn)更小的電容電阻、更大的帶寬和容量，可廣泛應(yīng)用于近存計(jì)算、大數(shù)據(jù)處理和高性能計(jì)算等領(lǐng)域。

據(jù)介紹，本年度VLSI會(huì)議共收到全球投稿632篇，在最終錄取的212篇中，僅有2篇來自中國(guó)內(nèi)地企業(yè)，其中1篇便是西安紫光國(guó)芯的嵌入式多層陣列DRAM論文。（校對(duì)/趙碧瑩）