AI 時(shí)代的數(shù)據(jù)洪流與算力瓶頸

從日常生活中的語音助手和自動駕駛，到工業(yè)上的全自動工廠和 AI 輔助設(shè)計(jì)，人工智能技術(shù)正在為我們的世界帶來革命性的變化。在人工智能的應(yīng)用中，無論是文字、語音、還是視頻，都需要被轉(zhuǎn)化為一串串的基本的數(shù)據(jù)單元，以供 AI 處理器識別并進(jìn)行運(yùn)算處理。這些單元被稱之為 token。

現(xiàn)代的 AI 系統(tǒng)往往要面臨同時(shí)產(chǎn)生的海量 token 輸入，并且需要在一秒內(nèi)完成十億甚至百億數(shù)量級的 token 處理。這種高并發(fā)、高帶寬的需求對計(jì)算機(jī)架構(gòu)和芯片的設(shè)計(jì)提出的新的挑戰(zhàn)：在搭載于傳統(tǒng)的二維芯片上，尤其是使用馮·諾伊曼結(jié)構(gòu)的計(jì)算機(jī)中，處理器與內(nèi)存之間的總線好比鄉(xiāng)間雙向二車道的小路，數(shù)據(jù)傳輸速率和帶寬十分有限，已經(jīng)遠(yuǎn)不能承載 AI 時(shí)代的數(shù)據(jù)洪流。數(shù)據(jù)顯示，當(dāng)前 AI 芯片的算力利用率通常低于 30%，其主要原因正是處理器與內(nèi)存之間數(shù)據(jù)傳輸速率與帶寬跟不上處理器的運(yùn)算速度。這種被稱為“內(nèi)存墻”的現(xiàn)象已經(jīng)成為了限制 AI 系統(tǒng)性能的瓶頸。

3D-IC——突破維度的技術(shù)革命

為了解決“內(nèi)存墻”對 AI 系統(tǒng)的桎梏，當(dāng)今主流的 AI 芯片大多采用了2.5D 的方式設(shè)計(jì)制造。2.5D 就是將存儲和運(yùn)算芯片擺放在同一平面上，借助平面下方的中介層傳輸芯片來實(shí)現(xiàn)千和萬數(shù)量級的連接，初步解決了存儲和運(yùn)算之間數(shù)據(jù)通路擁塞的問題。此外，將傳統(tǒng)的大芯片切分為更小的存儲和運(yùn)算芯片后，良品率也能得以大幅提升。但如果要滿足更嚴(yán)苛的高并發(fā)、高帶寬的需求，我們就需要升級到 3D 的設(shè)計(jì)，將存儲芯片直接堆疊在運(yùn)算芯片之上。

在 3D-IC 的工藝中，金屬微凸塊（micro bump）或復(fù)合鍵（hybrid bonding）可以將上下堆疊的兩個芯片直接連接。如有信號需要穿過整層芯片，則可以通過硅通孔（TSV）穿過芯片的硅襯底、器件層、甚至金屬層。3D-IC 結(jié)構(gòu)下的芯片間垂直互連進(jìn)一步縮短了數(shù)據(jù)傳輸距離，從而提高了數(shù)據(jù)傳輸速率，減小了傳輸功耗。由于芯片的整個接觸面都可以擺放連接接口，芯片間并行連接的數(shù)量得以有極大的增加，帶寬可由此得到若干個數(shù)量級的提高。以上將內(nèi)存和運(yùn)算放在一起的結(jié)構(gòu)被稱為近存運(yùn)算，是當(dāng)前打破“內(nèi)存墻”的重要手段。

最先進(jìn)的芯片設(shè)計(jì)者甚至?xí)诿鎸Σ煌\(yùn)算需求時(shí)，平衡運(yùn)算性能和設(shè)計(jì)制造成本，同時(shí)采用 2.5D 和 3D 的連接技術(shù)，即 3.5D 芯片。3.5D 的設(shè)計(jì)可以更好地支持異構(gòu)運(yùn)算以及處理海量數(shù)據(jù)。

Cadence Integrity 3D-IC——全流程設(shè)計(jì)平臺

3D-IC 的設(shè)計(jì)不同于傳統(tǒng)的封裝設(shè)計(jì)和芯片設(shè)計(jì)，需要創(chuàng)新的設(shè)計(jì)方法學(xué)和工具的支持。傳統(tǒng)的先進(jìn)封裝流程會先由封裝決定每個芯粒的接口，之后將設(shè)計(jì)目標(biāo)拆分給芯片設(shè)計(jì)團(tuán)隊(duì)。然而這樣的流程無法實(shí)現(xiàn)跨芯片、芯片與封裝之間的系統(tǒng)級優(yōu)化。3D-IC 的設(shè)計(jì)需要把傳統(tǒng) 2D 芯片中的性能、功耗、面積、成本（PPAC）指標(biāo)驅(qū)動的設(shè)計(jì)拓展到整個 3D 系統(tǒng)中。

Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設(shè)計(jì)概念稱為現(xiàn)實(shí)?；诖?，Cadence 率先推出了能在在單一平臺上實(shí)現(xiàn) 3D-IC 全流程的 EDA 軟件——Integrity 3D-IC，給業(yè)界提供了一套完整的 3D-IC 解決方案。該方案支持所有 3D-IC 設(shè)計(jì)類型和各種工藝節(jié)點(diǎn)，并讓 3D-IC 設(shè)計(jì)的各個部門通過 Cadence 的數(shù)字設(shè)計(jì)平臺 Innovus、模擬及定制化設(shè)計(jì)平臺 Virtuoso 和封裝與板級設(shè)計(jì)平臺 Allegro 實(shí)現(xiàn)全系統(tǒng)跨平臺的無縫協(xié)作。為了達(dá)到更好的 3D 系統(tǒng)的設(shè)計(jì)效果，Integrity 3D-IC 將 3D-IC 的設(shè)計(jì)流程拆分為：

早期架構(gòu)探索 – 探索分析不同的 3D 堆疊架構(gòu)，快速進(jìn)行方案迭代。優(yōu)化 bump 和 TSV 的規(guī)劃與擺放。

中期設(shè)計(jì)實(shí)現(xiàn) – 3D 系統(tǒng)的 partition 與floorplanning，3D placement、CTS、routing 及優(yōu)化，跨芯片的靜態(tài)時(shí)序分析與收斂。

后期多物理場簽核 – 包括對 3D-IC 簽核至關(guān)重要的系統(tǒng)級熱分析、電源分配網(wǎng)絡(luò)分析，3D 系統(tǒng)的信號完整性與電源完整性，3D 靜態(tài)時(shí)序分析等多物理場的簽核，系統(tǒng)級的 LVS 和 DRC。

從而使 3D-IC 芯片的堆疊、互聯(lián)以及各芯粒都能根據(jù)全系統(tǒng) PPAC 的最優(yōu)或次優(yōu)解完成規(guī)劃與實(shí)現(xiàn)，讓芯片公司設(shè)計(jì)出更有競爭力的 3D-IC 產(chǎn)品。

未來展望：3.5D 異構(gòu)集成時(shí)代

在半導(dǎo)體產(chǎn)業(yè)邁向新征程的關(guān)鍵節(jié)點(diǎn)，Cadence 始終以創(chuàng)新者的姿態(tài)深耕行業(yè)前沿。面向未來，Cadence 滿懷熱忱與期待，愿與行業(yè)合作伙伴同心同行，共同推動下一代 3.5D 的技術(shù)創(chuàng)新。這不僅是技術(shù)參數(shù)上的迭代升級，更是對芯片設(shè)計(jì)方法學(xué)的深度重塑，力求為行業(yè)發(fā)展注入新動能。

Unleash your imagination，與 Cadence 攜手，將創(chuàng)意變成現(xiàn)實(shí)！