隨著人工智能（AI）與6G時(shí)代的加速到來(lái)，超高速有線(xiàn)互聯(lián)與毫米波無(wú)線(xiàn)互聯(lián)技術(shù)變得日益重要。其中，極低抖動(dòng)整數(shù)分頻（Interger-N）與小數(shù)分頻（Fractional-N）鎖相環(huán)芯片扮演關(guān)鍵核心角色。

近日，中國(guó)科大微電子學(xué)院胡詣?wù)芙淌谡n題組在該領(lǐng)域研究取得重要突破，基于全新的“電荷舵采樣技術(shù)”（Charge-Steering Sampling，見(jiàn)圖1），分別提出了電荷域整數(shù)型和小數(shù)型高性能全數(shù)字鎖相環(huán)架構(gòu)，成功實(shí)現(xiàn)了最低約60飛秒（fs）抖動(dòng)的性能。相關(guān)成果以《A PLL Technique: Charge-Steering Sampling》和《A Charge-Domain Fractional-NADPLL Based on Charge-Steering Sampling》為題，在集成電路領(lǐng)域著名期刊IEEE Journalof Solid-State Circuits（JSSC）連續(xù)發(fā)表，引發(fā)廣泛關(guān)注。

針對(duì)傳統(tǒng)亞采樣型模擬鎖相環(huán)存在模擬濾波器面積大、采樣隔離度低以及參考雜散顯著等問(wèn)題，論文《A PLL Technique: Charge-Steering Sampling》提出了一種基于“電荷舵采樣”（Charge-Steering Sampling, CSS）機(jī)制的整數(shù)型全數(shù)字鎖相環(huán)架構(gòu)。該技術(shù)具備高相位檢測(cè)增益，有效抑制帶內(nèi)量化噪聲，并通過(guò)提升環(huán)路帶寬進(jìn)一步削弱數(shù)控振蕩器（DCO）的相位噪聲影響。同時(shí)，多bit數(shù)字相位輸出顯著提升了鎖定速度與鎖定魯棒性。測(cè)試結(jié)果表明，該鎖相環(huán)實(shí)現(xiàn)了63飛秒（fs）的時(shí)鐘抖動(dòng)和–52 dBc的參考雜散水平，具體性能如圖2所示。

圖1. 提出的“電荷舵采樣”技術(shù)工作原理

圖2. 基于“電荷舵采樣”的整數(shù)型全數(shù)字鎖相環(huán)測(cè)試結(jié)果

另一方面，傳統(tǒng)基于數(shù)字時(shí)間轉(zhuǎn)換器（DTC）的小數(shù)型鎖相環(huán)，其抖動(dòng)與小數(shù)雜散性能通常受限于DTC本身的相位噪聲和非線(xiàn)性。為突破這一瓶頸，論文《A Charge-Domain Fractional-N ADPLL Based on Charge-Steering Sampling》提出了一種全新的電荷域小數(shù)型全數(shù)字鎖相環(huán)架構(gòu)（見(jiàn)圖3）。該架構(gòu)融合了三項(xiàng)關(guān)鍵技術(shù)：基于電荷舵采樣（CSS）的高線(xiàn)性度相位檢測(cè)、中升編碼實(shí)現(xiàn)的高鑒相增益以及在電荷域內(nèi)基于電容DAC的ΔΣ量化誤差補(bǔ)償機(jī)制，從而實(shí)現(xiàn)優(yōu)異的小數(shù)分頻性能。芯片測(cè)試頻率范圍為21–25?GHz，結(jié)果如圖4所示：在整數(shù)模式下，積分抖動(dòng)為96飛秒（fs），參考雜散達(dá)到–60?dBc；在小數(shù)模式下，積分抖動(dòng)為168?fs，帶內(nèi)最差小數(shù)雜散為–48?dBc。

圖3. 電荷域小數(shù)型全數(shù)字鎖相環(huán)架構(gòu)

圖4. 電荷域小數(shù)型全數(shù)字鎖相環(huán)測(cè)試結(jié)果

微電子學(xué)院博士生陶韋臣為上述兩篇論文的第一作者，胡詣?wù)芙淌趽?dān)任通訊作者。該研究工作得到了安徽省集成電路科學(xué)與技術(shù)重點(diǎn)實(shí)驗(yàn)室的大力支持。