導讀
一種全新的芯片設(shè)計模式正在誕生。在中國科學院計算技術(shù)研究所與西南交通大學組成的聯(lián)合團隊探索下，利用中國科學院計算技術(shù)研究所自主研發(fā)的ChipGPT與LPCM智能體“參加”了“芯原杯”電路設(shè)計大賽。。最終，兩支人機協(xié)同團隊在初賽中拔得頭籌。他們不僅率先完成了全部設(shè)計并通過了所有功能性驗證，最終綜合成績在所有參賽隊伍中也名列前茅，超越了超過90%由國內(nèi)頂尖高校碩博研究生組成的精英團隊?！?/p>
近日，在半導體行業(yè)享有盛譽的“芯原杯”電路設(shè)計大賽上，由中國科學院計算技術(shù)研究所與西南交通大學組成的聯(lián)合團隊，上演了一場別開生面的“人機協(xié)同”實戰(zhàn)。
這并非簡單的AI輔助設(shè)計，而是一次對芯片設(shè)計方法的深度重塑。團隊成員通過操控中國科學院計算技術(shù)研究所自主研發(fā)的ChipGPT [1]和LPCM [2]芯片設(shè)計智能體，向一項復(fù)雜的工業(yè)級設(shè)計任務(wù)發(fā)起挑戰(zhàn)。
最終，人機協(xié)同團隊在初賽中取得第一名，并在決賽的高壓競爭中，率先完成了全部設(shè)計、通過了所有功能驗證，且綜合成績超越了超過90%由國內(nèi)頂尖高校碩博研究生組成的精英團隊。
這一進展，標志著AI賦能的芯片設(shè)計流程已經(jīng)具備了強大的競爭力和實用性，也展示了一種全新的、高效的人機交互設(shè)計模式。
高規(guī)格賽場與工業(yè)級挑戰(zhàn)
“芯原杯”電路設(shè)計大賽由國內(nèi)領(lǐng)先的芯片設(shè)計企業(yè)芯原股份主辦，競賽擁有十年的悠久歷史，是國內(nèi)集成電路領(lǐng)域最具影響力的競賽之一。大賽聚焦于當前全球大熱的開源指令集架構(gòu)RISC-V，旨在為產(chǎn)業(yè)發(fā)掘和培養(yǎng)具備創(chuàng)新與實踐能力的頂尖人才。決賽階段的參賽團隊，大部分是來自電子科技大學、西安電子科技大學、西安交通大學等集成電路領(lǐng)域強校的碩博研究生，代表了該領(lǐng)域的后備精英力量。
本屆決賽的賽題，是一項非常典型的芯片前端設(shè)計任務(wù)：用Verilog硬件描述語言，設(shè)計并實現(xiàn)一個高性能的RISC-V向量協(xié)處理器。這項任務(wù)的復(fù)雜性體現(xiàn)在多個維度：
·精密的硬件架構(gòu)：需要設(shè)計包含32個128位寬向量寄存器的完整體系，并能根據(jù)控制信號動態(tài)支持int8/int32等多種數(shù)據(jù)類型。
·復(fù)雜的指令集實現(xiàn)：要求實現(xiàn)vxor.vv（向量異或）、vmacc.vv（向量乘加）、vredsum.vs（向量歸約求和）等五條核心向量指令。
·嚴苛的PPA（功耗、性能、面積）約束：設(shè)計必須在800MHz的目標頻率下實現(xiàn)時序收斂，且芯片面積不得超過50,000 um2。
面對這樣一個涉及深刻領(lǐng)域知識、需要反復(fù)迭代優(yōu)化的專業(yè)任務(wù)，這套人機協(xié)同的新范式展現(xiàn)出了強大的解題能力。
人機協(xié)同：工程師化身“智能體操控者”
本次參賽的兩支隊伍由中國科學院計算技術(shù)研究所和西南交通大學的成員聯(lián)合組成，他們開創(chuàng)了一種全新的工作模式。
·隊伍一：陳志榕（中國科學院計算技術(shù)研究所），常開顏（中國科學院計算技術(shù)研究所），馬杰成（西南交通大學）
·隊伍二：王坤（中國科學院計算技術(shù)研究所），李蒼源（中國科學院計算技術(shù)研究所），黃巍霆（西南交通大學）
在比賽中，團隊成員的角色不再是傳統(tǒng)的RTL代碼編寫者，而是AI智能體的操控者和引導者。他們的主要工作是：理解設(shè)計規(guī)范，將其轉(zhuǎn)化為高質(zhì)量的Prompt（提示），輸入給ChipGPT和LPCM智能體，然后由智能體生成所需的設(shè)計架構(gòu)和Verilog代碼。
這種模式下，工程師的核心價值從“如何實現(xiàn)”轉(zhuǎn)向了“如何定義”，極大地提升了設(shè)計迭代的速度和創(chuàng)新的效率。
“芯”馳神往：AI大模型的技術(shù)積淀
卓越表現(xiàn)的背后，是中國科學院計算技術(shù)研究所ChipGPT團隊在芯片大模型方向的持續(xù)深耕和多方面的技術(shù)研發(fā)。
在項目初期，研究團隊也曾遇到過通用大語言模型（LLM）的瓶頸。雖然通用LLM能夠生成語法上完美無瑕的Verilog代碼，但它們普遍缺乏對硬件行為的深層理解，導致生成的代碼在功能仿真中暴露出嚴重的功能性錯誤。
面對挑戰(zhàn)，中國科學院計算技術(shù)研究所團隊通過系統(tǒng)性的研發(fā)工作，在大規(guī)模集成電路設(shè)計上取得了突破。他們的研究成果涵蓋了芯片大模型開發(fā)的多個關(guān)鍵環(huán)節(jié)，包括：
·構(gòu)建高質(zhì)量數(shù)據(jù)集：通過自動化的數(shù)據(jù)增強框架，從有限的樣本中生成海量、高質(zhì)量的訓練數(shù)據(jù)。[3]
·硬件語言專屬微調(diào)：針對Verilog等硬件描述語言的特性，對大模型進行深度微調(diào)（Fine-tuning），顯著提升了模型在特定任務(wù)上的生成和修復(fù)能力。[3]
·融合領(lǐng)域知識與工具：探索將EDA（電子設(shè)計自動化）工具的反饋信息融入AI的設(shè)計流程中，讓AI能夠利用專業(yè)工具進行自我驗證和迭代。[4]
正是這些在數(shù)據(jù)、模型、流程等多個維度的綜合性技術(shù)突破，才共同鑄就了今天ChipGPT和LPCM智能體在賽場上的卓越表現(xiàn)。
分秒必爭：AI展現(xiàn)驚人效率
尤其值得一提的是，本次大賽要求所有參賽團隊在短短兩天內(nèi)完成從設(shè)計、實現(xiàn)到驗證的全部工作。
時間上的極端緊迫性，給所有人類選手帶來了巨大壓力，許多經(jīng)驗豐富的團隊甚至都難以在規(guī)定時間內(nèi)完成全部設(shè)計并成功交付。
然而，在這種高強度的環(huán)境下，由人機協(xié)同的兩支隊伍不僅保證了設(shè)計的質(zhì)量與正確性，更是全場第一個 “交卷”的選手。這一方面展現(xiàn)了AI智能體解決復(fù)雜問題的能力，另一方面也凸顯了人機協(xié)同模式在提升設(shè)計效率方面的巨大潛力。
在這個新范式中，AI將扮演“超級協(xié)作者”或“智能副駕”的角色，承擔大量繁瑣、耗時的底層編碼、驗證和優(yōu)化工作，將人類工程師從巨大的工程負擔中解放出來，從而能更專注于架構(gòu)探索、功能創(chuàng)新等更具創(chuàng)造性的頂層設(shè)計工作，極大地提升整個團隊的研發(fā)效率和創(chuàng)新能力。
參考文獻
[1] Chang, K., Wang, Y., Ren, H., et al. (2023). Chipgpt: How far are we from natural language hardware design. arXiv preprint.
[2] Chang, K., Chen, M., Chen, Y., et al. (2024). Large processor chip model. arXiv preprint.
[3] Chang, K., Wang, K., Yang, N., et al. (2024). Data is all you need: Finetuning LLMs for Chip Design via an Automated design-data augmentation framework. In Proceedings of the 2024 Design Automation Conference (DAC).
[4] Li, C., Chen, C., Pan, Y., et al. (2025). AutoSilicon: Scaling Up RTL Design Generation Capability of Large Language Models. ACM Transactions on Design Automation of Electronic Systems.
