中國射頻EDA領(lǐng)軍品牌法動EDA為解決用戶需求，利用法動EDA電磁大腦人工智能技術(shù)加速法動FDSPICE?更優(yōu)更快，為FDSPICE?賦能。

上一篇文章從理論創(chuàng)新的角度對法動FDSPICE?作了介紹，題為《法動EDA電磁大腦，創(chuàng)新中國本土FDSPICE?》；這一篇將從實戰(zhàn)實用的角度介紹法動FDSPICE?。

法動FDSPICE?是一款功能強大的模擬/射頻仿真工具，它能夠?qū)δM/射頻高速電路進行精確的仿真和分析。通過仿真電路在各種條件下的行為，設(shè)計師可以更好地理解電路的性能，并對其進行優(yōu)化。這種仿真能力使得FDSPICE? 成為模擬/射頻高速電路設(shè)計領(lǐng)域的一款重要工具。

法動FDSPICE?提供了豐富的模型和庫文件，這些模型涵蓋了各種模擬/射頻元件和電路結(jié)構(gòu)。設(shè)計師可以利用這些模型和庫文件快速搭建和仿真復(fù)雜的模擬/射頻電路，大大提高了設(shè)計效率。同時，這些模型和庫文件都是經(jīng)過嚴(yán)格驗證的，確保了仿真結(jié)果的準(zhǔn)確性和可靠性。

法動FDSPICE?還具有強大的優(yōu)化功能。它可以根據(jù)設(shè)計師設(shè)定的目標(biāo)和約束條件，自動調(diào)整電路參數(shù)以達到最優(yōu)性能。這種優(yōu)化功能夠大大簡化設(shè)計過程，提高設(shè)計的成功率。同時，F(xiàn)DSPICE? 還提供了豐富的優(yōu)化算法和策略，設(shè)計師可以根據(jù)自己的需求選擇合適的優(yōu)化方法。

以下，從一個LC濾波器為例，介紹法動FDSPICE?的優(yōu)化流程，操作流程如下圖1。

圖1 優(yōu)化流程圖

01制定規(guī)格

圖2 LC濾波器電路圖

設(shè)計指標(biāo)：

02在UltraEM訓(xùn)練AI庫單元（FCell）

AI庫單元通常由FCell定義，UltraEM?可以用來構(gòu)建FCell。

1.設(shè)置工藝。在UltraEM?中用戶可以導(dǎo)入工藝文件，也可以手動設(shè)置如圖3所示。

圖3 設(shè)置工藝

2.編寫并導(dǎo)入庫文件。用戶需要使用Python語言編寫庫單元文件，導(dǎo)入UltraEM?的庫中，如圖4所示。

圖4 導(dǎo)入庫文件

庫單元導(dǎo)入后可在用戶界面左下角Library界面調(diào)用，如圖5所示。

圖5 調(diào)用庫文件

3.AI訓(xùn)練。調(diào)用庫單元如圖6、圖7所示。

圖6 UltraEM?中的參數(shù)化電感模型

圖7 UltraEM?中的參數(shù)化電容模型

添加激勵，如圖8所示。

圖8 添加激勵

進行AI訓(xùn)練參數(shù)范圍設(shè)置（參數(shù)范圍用“,”相隔），如圖9、圖10所示。

圖9 AI訓(xùn)練

圖10 參數(shù)范圍設(shè)置

下載FCell。點擊Run，在Message欄中顯示完成訓(xùn)練后，點擊Download，下載FCell供FDSPICE?和其他法動軟件工具使用，如圖11所示。

圖11 完成AI訓(xùn)練

03導(dǎo)入FCell

用戶需要在FDSPICE?導(dǎo)入AI訓(xùn)練得到的FCell，導(dǎo)入后如圖12所示。

圖12 導(dǎo)入AI Model

04連接電路并查看結(jié)果

在FDSPICE?放置FCell并連接電路圖，添加激勵后如圖13所示。

圖13 添加激勵

雙擊導(dǎo)入的FCell設(shè)置參數(shù)，如圖14所示。

圖14 參數(shù)設(shè)置

初步仿真結(jié)果如圖15所示。

圖15 初步仿真結(jié)果

當(dāng)前結(jié)果在通帶1-3GHz的插損為1.6dB，大于1dB，不符合設(shè)計指標(biāo)。

05設(shè)置優(yōu)化目標(biāo)及參數(shù)范圍

使用Optimization功能優(yōu)化電路，設(shè)置優(yōu)化目標(biāo)及參數(shù)范圍，如圖16所示，設(shè)置的電感內(nèi)徑參數(shù)范圍為50-100um，設(shè)置優(yōu)化目標(biāo)插損在1-3.5GHz時小于1dB。

圖16 設(shè)置優(yōu)化目標(biāo)及參數(shù)范圍

優(yōu)化結(jié)果如圖17所示。

圖17 優(yōu)化結(jié)果

06查看結(jié)果

應(yīng)用參數(shù)后再次仿真，結(jié)果如圖18所示，在1-3.5GHz，插損小于1dB，達到期望指標(biāo)，優(yōu)化完成。

圖18 優(yōu)化前后結(jié)果對比

以上，基于一個LC濾波器為例對FDSPICE?的設(shè)計優(yōu)化流程進行了詳細介紹，直觀地展示了FDSPICE?的優(yōu)化功能在實際設(shè)計中的應(yīng)用。首先，設(shè)定了通帶、插入損耗和截止頻率等設(shè)計指標(biāo)；然后，在UltraEM?中對LC濾波器的電路單元L和C分別通過設(shè)置工藝、編寫并導(dǎo)入Python幾何描述文件、添加激勵、掃描等步驟完成FCell建庫；將FCell單元庫導(dǎo)入FDSPICE?并完成LC濾波器的初步設(shè)計；在初步仿真結(jié)果不符合設(shè)計指標(biāo)的情況下，利用FDSPICE?的優(yōu)化功能對電路進行了優(yōu)化，通過設(shè)定優(yōu)化目標(biāo)和參數(shù)范圍，F(xiàn)DSPICE?成功地找到了滿足設(shè)計要求的最佳參數(shù)組合。最終，優(yōu)化后的LC濾波器在通帶范圍內(nèi)的插損達到了設(shè)計要求，驗證了FDSPICE?優(yōu)化功能的有效性。此外，F(xiàn)DSPICE?可以處理包含有源器件的仿真及優(yōu)化，也可以處理原理圖和版圖的聯(lián)合仿真及優(yōu)化。

綜上所述，F(xiàn)DSPICE? 作為一款用于模擬/射頻高速電路設(shè)計優(yōu)化的EDA工具，具有功能強大、模型豐富、優(yōu)化能力強和界面友好等優(yōu)點。它能夠幫助設(shè)計師更好地理解和優(yōu)化模擬/射頻高速電路，提高設(shè)計效率和質(zhì)量。