近日，杭州電子科技大學(xué)微電子研究院芯片與安全實驗室（CSL）碩士生范舫豪在導(dǎo)師夏瑩杰教授指導(dǎo)下，與浙江大學(xué)、中南大學(xué)等科研團隊合作，研究成果“SecV: LLM-based Secure Verilog Generation with Clue-Guided Exploration on Hardware-CWE Knowledge Graph”被人工智能領(lǐng)域CCF-A會議International Joint Conference on Artificial Intelligence（IJCAI’25）錄用。實驗室研二碩士生范舫豪同學(xué)作為論文第一作者，夏瑩杰教授作為通訊作者。

安全Verilog代碼是芯片安全設(shè)計的基礎(chǔ)，Verilog作為數(shù)字電路系統(tǒng)寄存器傳輸級（RTL）設(shè)計的核心語言。近年來，基于大語言模型LLM的Verilog生成技術(shù)雖在功能正確性和芯片功耗、性能、面積（PPA）優(yōu)化方面取得顯著進展，但其預(yù)訓(xùn)練數(shù)據(jù)缺乏安全知識，且外部知識系統(tǒng)存在全面性和檢索精度不足等問題，導(dǎo)致生成的代碼頻繁出現(xiàn)數(shù)據(jù)泄露、內(nèi)存安全等漏洞。實證表明最先進的商用模型GPT-4生成的Verilog代碼在測試集上的安全通過率僅為60.9%，嚴(yán)重威脅芯片安全。本項目研究成果針對如何基于LLM自動生成安全、高效的Verilog代碼問題，創(chuàng)新性地提出融合硬件安全知識圖譜與線索引導(dǎo)推理的SecV框架，為高芯片安全設(shè)計提供了技術(shù)支撐，研究成果可有效應(yīng)用于人工智能輔助的EDA工具中。

圖1：芯片安全設(shè)計SecV框架圖

SecV框架首先通過實例自適應(yīng)思維鏈（CoT）從硬件安全漏洞庫（CWE）中提取實體關(guān)系，構(gòu)建硬件CWE知識圖譜；然后，設(shè)計BERT模型驅(qū)動的迭代驗證機制，優(yōu)化知識圖譜的精確性；最后，提出基于線索引導(dǎo)的圖譜探索范式，動態(tài)檢索安全知識以增強LLM的生成能力。實驗表明，SecV框架顯著提升了生成代碼的安全性，在功能正確的Verilog代碼中安全通過率達82.6%，較現(xiàn)有最優(yōu)方法（SOTA）提升21.7%。該成果驗證了知識圖譜與LLM協(xié)同推理在硬件安全設(shè)計中的有效性，為高安全、可靠芯片設(shè)計提供了新思路。

圖2：不同大語言模型生成的Verilog代碼功能正確性和安全性評估