閃存的容量已經(jīng)取得了令人難以置信的進(jìn)步，這要?dú)w功于單片3D處理技術(shù)，它可以堆疊200多層，未來(lái)幾代產(chǎn)品有望達(dá)到1000層。但同樣重要的DRAM也實(shí)現(xiàn)了類(lèi)似的可制造3D架構(gòu)。然而，找到一個(gè)足夠大的儲(chǔ)存電荷的裝置（例如電容器）一直是個(gè)難題。

目前，有幾種用于構(gòu)建帶電容器和不帶電容器的3D DRAM的新思路正在探索中。

Lam Research（泛林集團(tuán)）的半導(dǎo)體工藝和集成全球高級(jí)經(jīng)理Benjamin Vincent在最近的一篇博客中指出，“DRAM的進(jìn)步是由縮放驅(qū)動(dòng)的，隨著每一代工藝的推進(jìn)，整體尺寸不斷縮小。DRAM正追隨NAND的腳步，向三維方向發(fā)展，以便在單位面積上構(gòu)建更多的存儲(chǔ)空間。這對(duì)行業(yè)來(lái)說(shuō)是件好事，因?yàn)樗苿?dòng)了內(nèi)存的技術(shù)發(fā)展，而且每平方微米的位數(shù)越多，生產(chǎn)成本就越低?！?/p>

減小單元尺寸是增加單層DRAM芯片上可存儲(chǔ)數(shù)據(jù)量最明顯的方法。但垂直電容器會(huì)產(chǎn)生非常厚的層，難以堆疊。一些努力試圖水平運(yùn)行電容器，另一些則完全取消了電容器。然而，沒(méi)有一種方法可以達(dá)到最佳效果。雖然我們距離這種DRAM的商業(yè)化生產(chǎn)可能還有幾年時(shí)間，但正在采取的措施具有啟發(fā)意義。

3D DRAM有兩個(gè)含義，其中之一已經(jīng)投入生產(chǎn)?！?strong>3D DRAM最常見(jiàn)的用例是高帶寬內(nèi)存（HBM）。” Synopsys HBM接口解決方案高級(jí)產(chǎn)品經(jīng)理Bhavana Chaurasia表示，“HBM為當(dāng)今的高性能數(shù)據(jù)中心SoC提供了所需的帶寬和性能。”

但HBM是一種堆疊芯片存儲(chǔ)器，而不是像3D NAND閃存那樣的單片芯片。如果在HBM架構(gòu)中使用單片3D DRAM芯片，將能立即提升性能。Synopsys嵌入式存儲(chǔ)器首席產(chǎn)品經(jīng)理Daryl Seitzer說(shuō)道，“當(dāng)商業(yè)上可行的3D DRAM可用，并且諸如熱管理之類(lèi)的芯片堆疊問(wèn)題得到進(jìn)一步解決時(shí)，這對(duì)HBM供應(yīng)商來(lái)說(shuō)將是一個(gè)好消息，因?yàn)樗肓舜鎯?chǔ)密度和能效改進(jìn)，這將對(duì)數(shù)據(jù)中心和AI應(yīng)用產(chǎn)生影響?！?/p>

第一步是縮小單元

優(yōu)化單層DRAM單元比堆疊單元要容易得多，盡管“容易”是一個(gè)相對(duì)術(shù)語(yǔ)。最簡(jiǎn)單的方法是打印更小的特征尺寸，這可以通過(guò)使用193nm ArF光刻技術(shù)推動(dòng)自對(duì)準(zhǔn)雙重和四重圖案化（SADP、SAQP）或轉(zhuǎn)向極紫外（EUV）光刻技術(shù)來(lái)實(shí)現(xiàn)。

Brewer Science業(yè)務(wù)發(fā)展經(jīng)理Daniel Soden表示：“在減少占用空間方面，最新的舉措使EUV圖案化與用于尖端2D DRAM節(jié)點(diǎn)的傳統(tǒng)ArF SADP和SAQP工藝形成了鮮明對(duì)比?！?/p>

這些進(jìn)步將在絕對(duì)意義上縮小單元尺寸，但相對(duì)于最小特征尺寸而言，其尺寸保持不變。另外，目前正在努力改變單元架構(gòu)，以便實(shí)現(xiàn)4F2的面積效率（其中F是最小特征尺寸）。三星在IMW 2024會(huì)議上宣布了上述努力。它采用垂直通道晶體管，允許在每個(gè)字/位線(xiàn)交叉點(diǎn)放置電容器，并從當(dāng)前的6F單元移動(dòng)到4F2。但它需要包括鐵電體在內(nèi)的新材料以及高精度制造。該公司的目標(biāo)是在2025年完成這個(gè)版本。

圖1 ：減小單元尺寸。每個(gè)字線(xiàn)/位線(xiàn)交叉處都有單元可用。來(lái)源：Bryon Moyer/Semiconductor Engineering

這種新單元提供了更好的每層單元容量，但它仍然使用垂直電容器。因此，盡管三星正在努力在2030年實(shí)現(xiàn)3D堆疊DRAM，但4F2架構(gòu)不會(huì)成為實(shí)現(xiàn)這一目標(biāo)的途徑。

鐵電體也是韓國(guó)科學(xué)技術(shù)院（KAIST）的研究課題。2022年納米融合會(huì)議上的一篇論文探討了螢石結(jié)構(gòu)的氧化鉿，而2024年VLSI研討會(huì)上的一篇論文則研究了鉿鋯氧化物（HZO）。在這兩種情況下，人們的興趣都在于準(zhǔn)同型相邊界（MPB），它將材料的兩個(gè)相分隔開(kāi)來(lái)，盡管具體是哪兩個(gè)相取決于材料。

將電容器側(cè)放

老牌內(nèi)存生產(chǎn)商的主要努力是嘗試擺脫垂直電容器。實(shí)際上，這種層會(huì)非常厚，導(dǎo)致堆疊效率低下。通過(guò)將電容器側(cè)放，層會(huì)變得更薄，但單元仍會(huì)水平擴(kuò)展。三星計(jì)劃在其堆疊版本中采用這種方法。它稱(chēng)修改后的單元小于4F2，這在初次看時(shí)似乎與電容器的尺寸不符。但單元本身并不具有這種尺寸，因?yàn)閱卧旧頃?huì)大得多。通過(guò)堆疊，你可以用實(shí)際的單元尺寸除以層數(shù)，從而獲得小得多的有效面積效率。

三星尚未透露具體如何實(shí)現(xiàn)這一點(diǎn)。但泛林集團(tuán)發(fā)布了一篇博客，闡述了如何實(shí)現(xiàn)這一目標(biāo)的想法。泛林集團(tuán)是一家半導(dǎo)體加工設(shè)備供應(yīng)商，因此大概不會(huì)涉足DRAM業(yè)務(wù)。該公司也不太可能透露其客戶(hù)在做什么，因此以下討論實(shí)際上更多的是說(shuō)明性的，而不是確定性的。

第一個(gè)基本概念是將具有垂直蓋的單元翻轉(zhuǎn)到側(cè)面，這帶來(lái)了自身的挑戰(zhàn)?！癉RAM技術(shù)的不斷擴(kuò)展正在推動(dòng)使用水平電容器堆棧的3D幾何結(jié)構(gòu)，”Vincent說(shuō)道，“水平方向需要橫向蝕刻，這很困難，因?yàn)榘疾鄢叽绮町惡艽蟆！?/p>

圖2：翻轉(zhuǎn)單元以使電容器水平放置。在這個(gè)概念視圖中，圖形是實(shí)際旋轉(zhuǎn)的。但僅憑這一點(diǎn)，并不是一個(gè)可制造的配置。來(lái)源：泛林集團(tuán)

泛林集團(tuán)隨后提出了對(duì)單元的三項(xiàng)更改。首先是將位線(xiàn)滑到存儲(chǔ)單元的另一側(cè)，從而減少沿途有源區(qū)域的長(zhǎng)度。此時(shí)，細(xì)長(zhǎng)的電容看起來(lái)不合適。它們之所以有這種形狀，是因?yàn)榇怪狈胖脮r(shí)，對(duì)面積有有益的影響。但一旦翻轉(zhuǎn)，就會(huì)占用更大面積。重要的是電容器的表面積，所現(xiàn)有空間使電容更寬、更短。

“電容器需要縮短，它們不能像現(xiàn)在這樣長(zhǎng)，并且堆疊以?xún)?yōu)化單位面積的比特?cái)?shù)量，”Vincent說(shuō)道，“需要通過(guò)工藝/設(shè)計(jì)優(yōu)化來(lái)定義每比特面積與電容器長(zhǎng)度之間的適當(dāng)平衡?！?/p>

在泛林集團(tuán)提出的第二個(gè)單元變更中，環(huán)繞柵極（GAA）晶體管進(jìn)一步縮小了芯片尺寸。其他人也認(rèn)同GAA舉措的價(jià)值。

Brewer的Soden說(shuō)：“從功能的角度來(lái)看，對(duì)環(huán)繞柵極（GAA）和電容器結(jié)構(gòu)進(jìn)行更徹底的重新構(gòu)想可能更有意義，但它需要新的自旋步驟、光刻技術(shù)和沉積/蝕刻集成。”

圖3：制作更小的水平單元。位線(xiàn)可以滑動(dòng)到右側(cè)，為更寬（因此更短）的電容器騰出空間，從而占用更少的面積。來(lái)源：泛林集團(tuán)

最后一個(gè)主要更改是將多個(gè)單元連接到每個(gè)位線(xiàn)以提高效率。

圖4：增加連接到每個(gè)位線(xiàn)的單元數(shù)量。來(lái)源：泛林集團(tuán)

3D NAND的一個(gè)更顯著特征是側(cè)面用于連接各個(gè)層的樓梯結(jié)構(gòu)。雖然這種方法很有效，但它也占用了很多空間。泛林集團(tuán)建議使用內(nèi)部通孔作為連接。

圖5：內(nèi)部通孔連接各層，作為樓梯結(jié)構(gòu)的替代方案。來(lái)源：泛林集團(tuán)

這導(dǎo)致了如下圖6所示的堆疊結(jié)構(gòu)，單個(gè)單元的占用空間比3D NAND單元的占用空間大得多，但無(wú)論如何實(shí)現(xiàn)，它都比傳統(tǒng)DRAM密度大得多。

Vincent 提醒道：“蝕刻和沉積專(zhuān)家可能會(huì)對(duì)我們的模擬結(jié)果感到震驚。例如，我們考慮在架構(gòu)中蝕刻和填充30nm臨界尺寸和2μm深度的溝槽?！睋Q句話(huà)說(shuō)，要將這些想法轉(zhuǎn)化為商業(yè)上可行的產(chǎn)品，還有很多工作要做。

圖 6：根據(jù)泛林集團(tuán)的建議設(shè)計(jì)的3D DRAM結(jié)構(gòu)。資料來(lái)源：泛林集團(tuán)

去掉電容器

任何時(shí)候電容器涉及DRAM單元，它都需要在某個(gè)方向上占用空間。水平方向上，它將比三星2025年推出的4F大得多。因此，人們不禁想問(wèn)，有沒(méi)有不用電容器就能做到這一點(diǎn)的方法，答案是肯定有的。研究人員已經(jīng)研究了很長(zhǎng)時(shí)間。但只有一家公司提出了商業(yè)提案，而不僅僅是研究項(xiàng)目。

研究中的一種替代方案涉及柵極控制晶閘管。晶閘管是一種雙極PNPN結(jié)構(gòu)，觸發(fā)后會(huì)鎖存并傳導(dǎo)高電流。除非使載流子耗盡，否則無(wú)法關(guān)閉它，而這需要一段時(shí)間。柵極控制版本有一個(gè)額外的端子，可以更快地關(guān)閉它。

這種方法的挑戰(zhàn)在于，它需要多條字線(xiàn)來(lái)設(shè)置水平硅片上各個(gè)區(qū)域的極性，以創(chuàng)建PNPN結(jié)構(gòu)。這些并不是同一字線(xiàn)在同一電壓下的副本。相反，它們共同充當(dāng)字線(xiàn)，但個(gè)別字線(xiàn)將有不同的電壓，一些為正，一些為負(fù)，以創(chuàng)建增強(qiáng)或耗盡區(qū)域。早期的提案需要三條這樣的字線(xiàn)，但 Macronix的進(jìn)一步工作將其減少到兩條。

圖7：可控晶閘管作為無(wú)電容的DRAM單元。每個(gè)“字線(xiàn)”實(shí)際上有三條不同電壓的線(xiàn)，用于設(shè)置n區(qū)和p區(qū)。Macronix提出了一個(gè)雙字線(xiàn)版本。來(lái)源：Bryon Moyer/ Semiconductor Engineering

另一種“無(wú)電容”單元采用浮體，類(lèi)似于用于閃存的浮柵。它是一個(gè)沒(méi)有出口的導(dǎo)電區(qū)域，因此理論上應(yīng)該能夠保持電荷。這種結(jié)構(gòu)已經(jīng)研究了很長(zhǎng)時(shí)間，特別是在絕緣體上硅（SOI）晶圓上，但它們的成果并不理想。

然而，Neo Semiconductor聲稱(chēng)已經(jīng)克服了先前的限制，并提出了用于商業(yè)用途的特定技術(shù)。負(fù)電壓下的第二個(gè)晶體管柵極加上超薄主體可實(shí)現(xiàn)背柵極通道深度（BCM）調(diào)制，從而將保留率提高40000倍，將感應(yīng)窗口提高20倍。

Neo Semiconductor CEO兼聯(lián)合創(chuàng)始人Andy Hsu解釋說(shuō)：“浮體電池是20年前開(kāi)發(fā)的，使用SOI晶圓將電池體與基板隔離，從而成為用于存儲(chǔ)電荷的電容器。然而，由于與數(shù)據(jù)保留、漏電流以及控制浮體電位相關(guān)的挑戰(zhàn)，尤其是在縮小到較小的電池尺寸時(shí)，它未能成功進(jìn)入量產(chǎn)。根據(jù)模擬，雙柵極這種機(jī)制可以增加感測(cè)裕度和數(shù)據(jù)保留。”

與電容器相比，浮體是一種尺寸適中的結(jié)構(gòu)。它將單元尺寸進(jìn)入NAND閃存所用的范圍，盡管它仍然比閃存單元大一些。重要的是，讀取過(guò)程現(xiàn)在是非破壞性的，這應(yīng)該會(huì)減少延遲，因?yàn)樽x取后寫(xiě)回不是必需的。讀取電流約為傳統(tǒng)單元的10%。

圖8：Neo的3D浮體概念。浮體中電荷的有無(wú)決定了單元狀態(tài)。來(lái)源：Neo Semiconductor

這種結(jié)構(gòu)提供了一個(gè)看起來(lái)非常類(lèi)似于3D NAND的DRAM堆疊。“這項(xiàng)技術(shù)基于兩種成熟技術(shù)?！盚su指出，“它結(jié)合了已經(jīng)得到驗(yàn)證的浮體單元和3D NAND閃存?！北M管浮體單元從未進(jìn)行量產(chǎn)，而解決先前浮體問(wèn)題的雙柵極版本仍有待驗(yàn)證。

圖9：Neo的浮體堆疊結(jié)構(gòu)。來(lái)源：Neo Semiconductor

直到今年，該公司還使用模擬來(lái)證明（至少在理論上）新想法是可行的。2024年，該公司發(fā)布了TCAD模擬結(jié)果，并開(kāi)始制造概念驗(yàn)證（PoC）晶圓?！暗谝粋€(gè)電池PoC將處于電池級(jí)別，”Hsu解釋說(shuō)，“我們可以演示該過(guò)程，優(yōu)化電池尺寸，并對(duì)所有操作進(jìn)行測(cè)量?！?/p>

第一階段預(yù)計(jì)將于2025年產(chǎn)出晶圓。第二階段將把該模塊集成為完整的設(shè)備，預(yù)計(jì)于2026年完成。

向業(yè)界推銷(xiāo)全新的想法總是很難。如果先前的研究引發(fā)了人們對(duì)此類(lèi)技術(shù)的擔(dān)憂(yōu)，那么就更加困難了。主要存儲(chǔ)器制造商在考慮授權(quán)之前需要確信這些想法是可靠的。這就是PoC的作用。鑒于2026年的可用性，業(yè)界仍需要多年時(shí)間來(lái)確保朝這個(gè)方向發(fā)展不會(huì)導(dǎo)致最后一刻出現(xiàn)致命的意外缺陷。

半導(dǎo)體行業(yè)，尤其是保守的內(nèi)存行業(yè)充斥著過(guò)于革命性的偉大想法，最終敗給了對(duì)現(xiàn)有方法進(jìn)行不太理想但足夠好的修改。“新架構(gòu)總是比現(xiàn)有方法的實(shí)施更具挑戰(zhàn)性，”Soden觀察到。

例如，如果Neo技術(shù)證明其可行性，三星會(huì)放棄其水平電容技術(shù)嗎？當(dāng)然，這取決于承諾的利益與背離傳統(tǒng)技術(shù)的風(fēng)險(xiǎn)之間的權(quán)衡。

在這種情況下，好處是顯著減少單元面積。假設(shè)它有效，任何采用它的制造商都會(huì)比堅(jiān)持使用水平電容器的公司獲得成本或容量?jī)?yōu)勢(shì)。內(nèi)存仍需要刷新，但它可以允許更慢的刷新率。這將節(jié)省電量。PoC測(cè)量應(yīng)該提供可靠的數(shù)字，以幫助確定未來(lái)行業(yè)方向。

3D DRAM并非指日可待

所有正在進(jìn)行的努力都需要多年的開(kāi)發(fā)和評(píng)估，才能實(shí)現(xiàn)商業(yè)化。泛林集團(tuán)的提議僅止于此，其他人需要與他們一起開(kāi)發(fā)實(shí)用版本。三星首先專(zhuān)注于4F2的努力，然后再著手解決堆疊問(wèn)題（至少根據(jù)其公開(kāi)聲明）。晶閘管仍在研究中，而Neo的方法需要多年的驗(yàn)證。

期望在這十年結(jié)束之前取得巨大進(jìn)展未免過(guò)于樂(lè)觀。但根據(jù)目前的努力，世界最終將迎來(lái)3D單片堆疊DRAM。唯一的問(wèn)題是它會(huì)是什么樣子，以及什么時(shí)候會(huì)準(zhǔn)備好。

參考鏈接：

https://semiengineering.com/baby-steps-towards-3d-dram/

（校對(duì)/張杰）