模擬芯片是我國集成電路產(chǎn)品的重要基石，是國家安全保障和高質(zhì)量發(fā)展不可或缺的重要基礎(chǔ)支撐。在技術(shù)進(jìn)步和市場需求的雙重推動下，模擬芯片在多個領(lǐng)域展現(xiàn)出巨大的發(fā)展?jié)摿蛻?yīng)用價值。同時，面對國內(nèi)外的挑戰(zhàn)，加強(qiáng)自主創(chuàng)新和推動國產(chǎn)化進(jìn)程也是未來模擬芯片創(chuàng)新體系發(fā)展的重要方向。復(fù)旦大學(xué)RFiCAE課題組在閆娜教授、許灝青年研究員的指導(dǎo)下，在低功耗無線通信收發(fā)芯片、寬帶射頻收發(fā)芯片、高性能鎖相環(huán)、高速模數(shù)/數(shù)模轉(zhuǎn)換器、高能效混合信號芯片設(shè)計等方面取得了一系列的研究成果，發(fā)表于IEEE JSSC、IEEE TCAS-I、IEEE TMTT、IEEE ISSCC/RFIC/CICC/ESSERC等國際著名期刊會議上。
1. 亞采樣型鎖相環(huán)雜散機(jī)理研究和雜散噪聲抑制技術(shù)
亞采樣鑒相器對壓控振蕩器周期性的干擾是限制亞采樣型鎖相環(huán)雜散的主要來源，針對這一問題，研究團(tuán)隊(duì)建立了亞采樣鑒相器對壓控振蕩器的非線性調(diào)制效應(yīng)模型，提出了一種嵌入線性電容的級聯(lián)式高隔離度相位檢測器，實(shí)現(xiàn)了對鎖相環(huán)輸出雜散和噪聲的同時抑制；針對亞采樣型鎖相環(huán)中頻率鎖定環(huán)路消耗功耗較高的限制，團(tuán)隊(duì)提出一種可以實(shí)時監(jiān)測環(huán)路鎖定狀態(tài)的自啟動頻率鎖定環(huán)路，大幅降低了芯片功耗。最終在40nm CMOS工藝下實(shí)現(xiàn)一顆2.4GHz輸出、185fs積分抖動、-72dBc雜散、1.1mW功耗的鎖相環(huán)芯片，成果發(fā)表在2024年IEEE Transactions on Circuits and Systems – I: Regular Papers (TCAS-I)，獲評2024年8月亮點(diǎn)論文。
論文由微電子學(xué)院青年研究員許灝和博士研究生紀(jì)書江等同學(xué)共同完成，論文第一作者是許灝，通信作者是閆娜。
2. 0.1-19.7GHz寬頻帶覆蓋功率放大器
研究團(tuán)隊(duì)提出了一種基于LC諧振網(wǎng)絡(luò)的兩級超寬帶低紋波功率放大器（PA），同時解決了傳統(tǒng)窄帶匹配網(wǎng)絡(luò)帶寬受限和傳統(tǒng)分布式放大器面積過大的問題?；赥-coil匹配網(wǎng)絡(luò)，突破性地將輸入寄生電容在寬帶內(nèi)實(shí)現(xiàn)了諧振，使得所提出的PA在整個頻段內(nèi)實(shí)現(xiàn)了良好的輸入匹配。通過在級間和輸出匹配網(wǎng)絡(luò)采用帶寬拓展技術(shù)，打破了傳統(tǒng)功率放大器帶寬限制。同時基于峰值頻率錯位調(diào)諧方案，解耦了帶寬與增益紋波的相互制約，從而實(shí)現(xiàn)了超寬帶下的超低增益紋波。該P(yáng)A基于28nm CMOS工藝制造，在0.1-19.7GHz的超寬帶應(yīng)用下實(shí)現(xiàn)了±0.5dB的增益紋波。所提出的PA在整個頻段內(nèi)實(shí)現(xiàn)了小于11dB的回波損耗，15.8-16.8dB的增益，9.1-11.6dBm的飽和輸出功率以及3.9-7.7%的PAE。
相關(guān)成果發(fā)表在集成電路頂級會議2024 IEEE ESSERC，復(fù)旦大學(xué)微電子學(xué)院博士生孫安為第一作者。
3. 26-32GHz高精度高線性度衰減器
研究團(tuán)隊(duì)提出了一種基于并聯(lián)電容相位補(bǔ)償技術(shù)的衰減器，通過對電路的傳遞函數(shù)進(jìn)行詳細(xì)分析，該設(shè)計所引入補(bǔ)償電容實(shí)現(xiàn)了零極點(diǎn)抵消，從而在寬帶范圍內(nèi)降低了相位和衰減誤差。本設(shè)計通過對串聯(lián)支路開關(guān)尺寸和并聯(lián)支路的阻抗比例的量化分析與優(yōu)化設(shè)計，闡明了插入損耗，帶寬和線性度的相互限制，提出了能夠快速收斂最優(yōu)指標(biāo)邊界的設(shè)計方法，大大減小了設(shè)計所需迭代時間。同時，團(tuán)隊(duì)基于EKV模型，分析了衰減器單元的線性度，并提出了優(yōu)化的衰減器單元的級聯(lián)順序，突破了傳統(tǒng)CMOS衰減器線性度差的難題。所設(shè)計的衰減器采用40nm CMOS工藝制造，在26-32GHz的帶寬內(nèi)實(shí)現(xiàn)了以0.5dB為步進(jìn)的0-31.5dB的衰減范圍。該衰減器在緊湊的面積（0.124mm2）內(nèi)實(shí)現(xiàn)了小于0.23dB/5.58°的RMS衰減/相位誤差以及大于11.2dBm的IP1dB。
相關(guān)成果發(fā)表在集成電路頂級期刊IEEE TMTT，復(fù)旦大學(xué)微電子學(xué)院博士生孫安為第一作者。
4. 集成功率檢測的25-31GHz功率放大器
研究團(tuán)隊(duì)基于自混頻架構(gòu)，提出了一款緊湊型的高性能功率檢測器。通過優(yōu)化耦合端口位置，實(shí)現(xiàn)了單端功率輸出下的差分電壓、電流檢測，避免了額外的單轉(zhuǎn)差巴倫帶來的面積開銷。此外，通過傳遞函數(shù)的量化分析，提出了一種不依賴外部移相單元的內(nèi)生相位補(bǔ)償方式，保證了負(fù)載失配情況下準(zhǔn)確的功率檢測。在自混頻器的設(shè)計當(dāng)中則采用了電流抽取技術(shù)，優(yōu)化了混頻器的低頻閃爍噪聲，提高了整體動態(tài)范圍。結(jié)合以上技術(shù)，團(tuán)隊(duì)設(shè)計了一款面向Ka波段衛(wèi)星通信的小面積、高動態(tài)范圍、抗電壓駐波比、非侵入式功率檢測器，并集成于毫米波功率放大器中。該功率檢測器在25~31GHz的范圍內(nèi)可實(shí)現(xiàn)大于33dB的動態(tài)范圍；當(dāng)負(fù)載端電壓駐波比為2:1/3:1時，頻段內(nèi)功率檢測誤差分別小于±1.5dB/±3.8dB；功率檢測器核心面積僅有3520μm2。
相關(guān)成果發(fā)表在2024 IEEE RFIC會議上，復(fù)旦大學(xué)微電子學(xué)院碩士生秦昊祺、博士生顧俊杰為共同第一作者。
5. 基于脈沖整形和環(huán)形振蕩器的極小面積鎖相環(huán)
研究團(tuán)隊(duì)提出了一種基于脈沖整形的大環(huán)路帶寬鎖相環(huán)（PLL）。與LC型振蕩器相比，環(huán)形振蕩器雖然在面積上具有優(yōu)勢，但其相位噪聲表現(xiàn)較差。為解決這一問題，采用脈沖整形技術(shù)提升了鎖相環(huán)的環(huán)路帶寬，突破了傳統(tǒng)鎖相環(huán)環(huán)路帶寬不能超過參考時鐘頻率10%的限制。為了消除小數(shù)分頻帶來的DSM噪聲，設(shè)計中采用了量程擴(kuò)展型恒定斜率數(shù)字時間轉(zhuǎn)換器，在電容陣列面積不變的情況下，有效增加了數(shù)字時間轉(zhuǎn)換器的量程。同時，結(jié)合有效溝道長度調(diào)制效應(yīng)和可變負(fù)載電容效應(yīng)，進(jìn)一步提升了數(shù)字時間轉(zhuǎn)換器的線性度。該鎖相環(huán)基于28nm CMOS工藝實(shí)現(xiàn)，在6.8GHz頻率下，展現(xiàn)出小數(shù)10kHz至30MHz的積分噪聲為803.7fs，整數(shù)邊界雜散為-53dBc，核心面積為0.025mm2，F(xiàn)oMjitter-N-Area為-269.9，能效為0.83mW/GHz。
相關(guān)成果發(fā)表在2024 IEEE ESSERC會議上，復(fù)旦大學(xué)微電子學(xué)院博士生高皓原為第一作者。
6. 5-18GHz寬頻帶覆蓋正交無線接收機(jī)
研究團(tuán)隊(duì)提出了一款能夠應(yīng)用于6G通信頻段的超寬帶低噪聲可重構(gòu)射頻接收機(jī)。在傳統(tǒng)的接收機(jī)架構(gòu)中，通常使用一個公共的跨導(dǎo)單元驅(qū)動I-Q兩通道的混頻器，這使得傳統(tǒng)接收機(jī)需要使用25%占空比的非交疊時鐘進(jìn)行下變頻，而高頻應(yīng)用下非交疊時鐘的產(chǎn)生是十分困難的；同時非理想的時鐘交疊會惡化接收機(jī)輸出的I-Q失配。針對這個問題，研究團(tuán)隊(duì)提出了一款I(lǐng)-Q通道隔離度提升的正交下變頻接收機(jī)結(jié)構(gòu)，通過在I-Q通路引入獨(dú)立的跨導(dǎo)單元電路，阻止了I-Q通路之間的饋通，同時使得接收機(jī)能夠使用50%占空比的時鐘進(jìn)行下變頻，簡化了時鐘產(chǎn)生電路的設(shè)計。此外，為了提升模擬基帶電路的線性度，
該接收機(jī)在模擬基帶電路中引入了無源濾波器，在降低功耗的同時提升了整體接收機(jī)的線性度。該接收機(jī)基于28nm CMOS工藝制造，在104-199mW功耗下，實(shí)現(xiàn)了5-18GHz頻帶覆蓋范圍、100-500MHz的連續(xù)可調(diào)基帶帶寬、40dB的增益可調(diào)范圍以及2.1-5.4dB的噪聲系數(shù)。
該接收機(jī)芯片由復(fù)旦大學(xué)微電子學(xué)院青年研究員許灝與博士生畢俊彥、鄒滕浩和何偉韜等同學(xué)共同完成，相關(guān)成果發(fā)表在集成電路設(shè)計領(lǐng)域頂級會議2024 ISSCC與頂級期刊 2024 IEEE JSSC。
7.采用ADC全域量化的8-14GHz寬帶小數(shù)分頻鎖相環(huán)
研究團(tuán)隊(duì)提出了一種基于模擬數(shù)字轉(zhuǎn)換器（ADC）鑒相的低噪聲低雜散的小數(shù)分頻型全數(shù)字鎖相環(huán)（Frac-N ADPLL）。針對傳統(tǒng)小數(shù)型鎖相環(huán)帶內(nèi)噪聲抑制和小數(shù)雜散消除的難題，提出了一種基于線性時間-電壓轉(zhuǎn)換器和模擬數(shù)字轉(zhuǎn)換器的高增益高線性度高動態(tài)范圍的鑒相器，并提出一種全數(shù)字域小數(shù)量化噪聲消除的技術(shù)。所提出鑒相器的固有線性轉(zhuǎn)換特性消除了噪聲折疊并減小了小數(shù)雜散，避免了復(fù)雜的線性度校準(zhǔn)電路，實(shí)現(xiàn)了低噪聲和低雜散的小數(shù)頻率綜合。該鎖相環(huán)芯片采用40nm CMOS工藝實(shí)現(xiàn)，以20mW的功耗實(shí)現(xiàn)8~14GHz的寬帶頻率綜合，整數(shù)模式和小數(shù)模式下的積分抖動分別小于160fs以及180fs，帶內(nèi)(100kHz頻偏)小數(shù)雜散水平低于-57dBc。
相關(guān)成果發(fā)表于國際集成電路頂級會議2024 IEEE CICC，復(fù)旦大學(xué)微電子學(xué)院博士生王一卓為第一作者。
文章來源：復(fù)旦大學(xué)微電子學(xué)院
