第70屆國際電子器件大會（IEDM 2024）于2024年12月7日至11日在美國舊金山舉行。在本屆IEDM上，北京大學(xué)集成電路學(xué)院共有13篇高水平學(xué)術(shù)論文入選，研究成果覆蓋了先進(jìn)邏輯器件、新型存儲器件、感存算融合器件及功率器件等多個領(lǐng)域。按照論文第一單位統(tǒng)計，北京大學(xué)以15篇論文成為本屆IEDM大會國際上錄用論文最多的高校。北京大學(xué)已連續(xù)4年成為全球IEDM錄用論文最多的高校，連續(xù)18年在IEDM大會上發(fā)表論文。相關(guān)內(nèi)容簡介如下：

一、先進(jìn)邏輯器件研究

1、FinFET工藝的低溫器件物理研究

低溫CMOS技術(shù)是實(shí)現(xiàn)高性能計算的潛在方案之一，然而在低溫條件下MOS器件存在比室溫下更嚴(yán)重的電學(xué)特性漲落，成為制約其技術(shù)發(fā)展的關(guān)鍵瓶頸。王潤聲教授-黃如院士團(tuán)隊(duì)與北航曾瑯教授以及中科院半導(dǎo)體所劉岳陽研究員等合作，在先進(jìn)工藝FinFET器件的低溫動態(tài)漲落效應(yīng)研究方面有了新的突破。首次發(fā)現(xiàn)了低溫下的電流弛豫現(xiàn)象，揭示了低溫器件物理的帶尾態(tài)效應(yīng)與動態(tài)漲落的聯(lián)系，進(jìn)一步結(jié)合第一性原理計算闡明了帶尾態(tài)的微觀來源，并基于上述科學(xué)發(fā)現(xiàn)，建立了可以涵蓋多種動態(tài)漲落現(xiàn)象的統(tǒng)計預(yù)測模型，為深入理解低溫器件物理，開展面向低溫CMOS技術(shù)的工藝設(shè)計協(xié)同優(yōu)化提供了重要依據(jù)。該工作以“Towards Understanding the Dynamic Variation in FinFET at Cryogenic Temperature: New Observations and Physical Modeling”為題發(fā)表, 并獲得2024 IEDM Best Student Paper Award提名，博士生王子瑞為第一作者，王潤聲教授、北航曾瑯教授與中科院半導(dǎo)體所劉岳陽研究員為通訊作者。

2、首次實(shí)現(xiàn)高溫下理論極限亞閾擺幅的高性能IGZO雙柵器件

IGZO（銦鎵鋅氧化物）等寬禁帶氧化物半導(dǎo)體因其高遷移率、低關(guān)態(tài)漏電和低熱預(yù)算等優(yōu)勢在高性能邏輯器件、存儲器件等領(lǐng)域都具有重要應(yīng)用潛力。但目前的研究大多集中在縮短溝長而忽略了接觸長度，使器件面積微縮受限。此外絕大多數(shù)對亞閾擺幅的優(yōu)化都在常溫，忽略了實(shí)際應(yīng)用場景的高溫。針對此問題，吳燕慶研究員-黃如院士團(tuán)隊(duì)通過雙柵增強(qiáng)的柵極控制能力和ALD生長的高質(zhì)量溝道和柵介質(zhì)薄膜，使晶體管在300K~380K內(nèi)均實(shí)現(xiàn)理論極限的亞閾擺幅；溝長為35 nm，接觸長度為80 nm的雙柵IGZO FET 實(shí)現(xiàn)了最高1 mS/μm的跨導(dǎo)、1.9 mA/μm的開態(tài)電流，綜合性能達(dá)同類單層器件最高水平，展現(xiàn)了氧化物半導(dǎo)體后道兼容的電路領(lǐng)域和堆疊器件的應(yīng)用潛力。該工作以“First Demonstration of Double-Gate IGZO Transistors with Ideal Subthreshold Swing of 60 mV/dec at Room Temperature and 76 mV/dec at 380 K over 5 Decades and gm Exceeding 1 mS/μm with Contact Length ”為題發(fā)表，博士生趙文杰為第一作者，吳燕慶研究員與電子學(xué)院胡倩瀾助理研究員為通訊作者。

二、新型存儲器及安全應(yīng)用研究

1、新型高速低功耗交叉點(diǎn)陣鉿基鐵電隨機(jī)存取存儲器

氧化鉿基鐵電隨機(jī)存取存儲器（FeRAM）由于其高密度與低功耗特性受到廣泛關(guān)注，其中無選擇管鉿基交叉點(diǎn)陣FeRAM可將尺寸進(jìn)一步減小至4F2/N，具有最高的存儲密度。然而，針對鉿基交叉點(diǎn)陣FeRAM，傳統(tǒng)隨機(jī)訪存方法面臨著速度慢和功耗大的挑戰(zhàn)，且交叉點(diǎn)陣鐵電單元性能仍缺乏系統(tǒng)性研究與優(yōu)化。針對上述問題，黃芊芊教授-黃如院士團(tuán)隊(duì)首次提出并實(shí)現(xiàn)了一種高性能低功耗鉿基交叉點(diǎn)陣FeRAM技術(shù)。一方面，針對嵌入式和分立式存儲應(yīng)用中鐵電單元的工藝沉積順序差異及其影響，分別通過電極和退火優(yōu)化等手段，全面提升了不同結(jié)構(gòu)鐵電單元的極化翻轉(zhuǎn)速度、剩余極化強(qiáng)度與抗擾動性等綜合性能。另一方面，提出了基于“寫入-讀出-自動回寫”的新型V/2訪存操作方法，極大減小了交叉點(diǎn)陣FeRAM的延遲與功耗開銷，實(shí)現(xiàn)了FeRAM中最快的完整訪存周期和最高的存儲密度。基于上述設(shè)計，實(shí)驗(yàn)制備了高速低擾動的1kbit交叉點(diǎn)陣鉿基FeRAM存儲器陣列，并系統(tǒng)評估展示了該技術(shù)在面向先進(jìn)節(jié)點(diǎn)存儲應(yīng)用的潛力。該工作以“Comprehensive Performance Re-assessment of Hafnia-based Cross-point FeRAM with Ultra-fast and Low-power Operation from Device/Array Perspective”為題發(fā)表，博士生曹勝杰和符芷源為共同第一作者，黃芊芊教授和黃如院士為通訊作者。

2、基于鐵電晶體管陣列的高吞吐同態(tài)加密客戶端

同態(tài)加密（HE）被視為實(shí)現(xiàn)隱私計算、保護(hù)數(shù)據(jù)安全的可靠解決方案。但是，同態(tài)加密和解密的客戶端需要頻繁進(jìn)行多項(xiàng)式系數(shù)采樣和高冪次大系數(shù)多項(xiàng)式乘法，通過現(xiàn)有的CMOS電路實(shí)現(xiàn)多項(xiàng)式采樣器和乘法器會帶來顯著的面積開銷和延時代價，不適用于資源受限的邊緣端部署。針對HE領(lǐng)域的吞吐率和開銷問題，唐克超研究員-黃如院士課題組首次提出并展示了基于And-type的1T鐵電晶體管（FeFET）陣列的HE加解密客戶端，具備高速隨機(jī)采樣器和乘法加速器。該FeFET HE利用快速柵端擾動的熵源方案實(shí)現(xiàn)了可調(diào)概率的高速真隨機(jī)數(shù)發(fā)生器，并進(jìn)一步實(shí)現(xiàn)了HE算法所需求的多功能系數(shù)采樣器；利用FeFET的三端結(jié)構(gòu)，結(jié)合Id-Vg曲線的高開關(guān)比、Id-Vd曲線的深線性區(qū)實(shí)現(xiàn)了混合域三元乘法，用于多項(xiàng)式乘法中的矩陣-向量-矩陣乘法加速。該工作的FeFET HE具有國際領(lǐng)先的性能指標(biāo)，隨機(jī)數(shù)采樣和多項(xiàng)式乘法吞吐分別提高到50 Mbps/cell 和5.3M NTT/s，其能耗分別降低到6.1pJ/bit和2.7nJ/NTT。該工作以“First Demonstration of High Throughput and Reliable Homomorphic Encryption Using FeFET Arrays for Resource-Limited IoT Clients”為題發(fā)表，博士生邵瀚雍為第一作者，唐克超研究員和黃如院士為通訊作者。

3、基于40nm RRAM技術(shù)的掩蔽多項(xiàng)式乘法器和格密碼安全芯片

傳統(tǒng)公鑰加密系統(tǒng)在網(wǎng)絡(luò)通信，金融交易等領(lǐng)域應(yīng)用廣泛。隨著量子攻擊等新型密碼破譯技術(shù)的發(fā)展，傳統(tǒng)公鑰加密系統(tǒng)的安全風(fēng)險逐漸增加。格密碼（Lattice-based Cryptography, LBC）因其抵御量子攻擊的高安全性，被視為后量子加密領(lǐng)域的重要候選技術(shù)。格密碼核心算子為多項(xiàng)式乘法(Polynomial Multiplication, PM)計算，具有高計算復(fù)雜度?，F(xiàn)有基于CMOS的PM加速器存在硬件開銷大和能耗高的問題，而基于傳統(tǒng)RRAM交叉陣列的PM加速器雖然能效較高，但存在權(quán)重泄露和非對稱讀取的問題，因此，格密碼難以部署在資源受限的邊端設(shè)備上。針對上述問題，蔡一茂教授-黃如院士團(tuán)隊(duì)首次提出了基于1TG1R陣列的掩蔽多項(xiàng)式乘法器單元，有效解決了傳統(tǒng)PM加速器權(quán)重泄露和非對稱讀取導(dǎo)致的精度下降問題。在此基礎(chǔ)上，團(tuán)隊(duì)在標(biāo)準(zhǔn)40 nm CMOS量產(chǎn)平臺上實(shí)現(xiàn)了基于格密碼的安全芯片及系統(tǒng)，相比傳統(tǒng)解決方案，實(shí)現(xiàn)了5.1-24.9倍的能效提升。該工作以“First Demonstration of Masked Polynomial Multiplier based on 40nm 1TG1R RRAM Secure Chip for Lattice-based Cryptography”為題發(fā)表，博士生孫經(jīng)緯為第一作者，王宗巍研究員和蔡一茂教授為通訊作者。

4、基于RRAM的物理不可克隆及雙重加密存算一體AI計算宏單元

隨著人工智能和物聯(lián)網(wǎng)技術(shù)的發(fā)展，人工智能模型的安全性日益重要。在端側(cè)AI模型加密中，解密與推理分離的問題導(dǎo)致了能效和速度的大幅降低，同時也可能遭受側(cè)信道攻擊。針對這些問題，黃鵬研究員、劉力鋒教授研究團(tuán)隊(duì)研發(fā)了基于RRAM的物理不可克隆、雙重加密的存算一體AI計算宏單元。通過分別加密模型權(quán)重的符號位和權(quán)值位，使密鑰空間較之前存算一體AI加速單元提升了2960倍。同時，基于MOSFET特性中的本征漲落實(shí)現(xiàn)了“物理不可克隆認(rèn)證”，該認(rèn)證原位地和加密權(quán)重參數(shù)以及解密耦合在一起，從而避免了密鑰的傳輸，有效防范了側(cè)信道攻擊。實(shí)驗(yàn)結(jié)果表明，研發(fā)的雙重加密存算一體宏單元相較于傳統(tǒng)AI模型加密電路，實(shí)現(xiàn)了2.3倍的速度提升和16倍的能效降低。本研究為邊緣側(cè)人工智能模型推理的高安全性與高性能提供了新的解決思路和技術(shù)路徑。該工作以“First Demonstration of Unclonable Double Encryption 28nm RRAM-based Compute-in-Memory Macro for Confidential AI”為題發(fā)表，博士生陳依揚(yáng)為第一作者，黃鵬研究員和劉力鋒教授為通訊作者。

三、感存算融合器件及芯片研究

1、基于鐵電電容陣列的新型高能效絕熱存算一體系統(tǒng)

存算一體（CIM）架構(gòu)結(jié)合新興三維堆疊高密度存儲技術(shù)可為智能計算提供顯著的能效優(yōu)勢。然而，基于電阻型存儲的CIM（R-CIM）系統(tǒng)因熱耗散嚴(yán)重，限制了其在三維集成和能效提升上的潛力。新型電容型存儲CIM（C-CIM）有望減少熱耗散，但在實(shí)現(xiàn)高密度容性存儲器件及降低動態(tài)功耗方面仍面臨挑戰(zhàn)。針對上述問題，黃芊芊教授-黃如院士團(tuán)隊(duì)首次提出并實(shí)驗(yàn)驗(yàn)證了一種基于三維堆疊鐵電電容陣列的共振絕熱存算一體系統(tǒng)。該系統(tǒng)利用鉿基鐵電電容的本征容性特性，通過絕熱充電和共振能量回收機(jī)制，成功實(shí)現(xiàn)了高能效的權(quán)重寫入和讀出操作。實(shí)驗(yàn)結(jié)果顯示，該鐵電C-CIM系統(tǒng)顯著降低了熱耗散和動態(tài)功耗，并能實(shí)現(xiàn)高精度的模式識別任務(wù)，為高能效高集成度的邊緣端智能系統(tǒng)提供了有效解決方案。該工作以“Experimental Demonstration of Resonant Adiabatic Writing and Computing in Ferroelectric Capacitive Memory Array for Energy-Efficient Edge AI”為題發(fā)表，博士后羅金為第一作者，黃如院士和黃芊芊教授為通訊作者。

2、面向組合優(yōu)化的可配置任意連接和可控退火的鐵電伊辛機(jī)

針對組合優(yōu)化問題（COP），采用圖網(wǎng)絡(luò)并映射成伊辛模型求解近年受到了廣泛關(guān)注。傳統(tǒng)以節(jié)點(diǎn)為中心的硬件伊辛機(jī)的連接度有限并且難以配置，不適用于求解真實(shí)世界中不規(guī)則且不斷變化的COP；另一方面，伊辛機(jī)通常采用隨機(jī)數(shù)發(fā)生器（RNG）進(jìn)行退火來提高求解質(zhì)量，但是目前RNG的硬件實(shí)現(xiàn)依賴于復(fù)雜的提取或校準(zhǔn)電路，限制了面積和能量效率。針對上述挑戰(zhàn)，黃芊芊教授-黃如院士團(tuán)隊(duì)首次提出并實(shí)驗(yàn)實(shí)現(xiàn)了一種可配置任意連接和可控退火的鐵電伊辛機(jī)。一方面，提出了一種以連接為中心的伊辛機(jī)拓?fù)?，可以配置為任意連接的伊辛圖，并進(jìn)一步提出了基于n型和p型鐵電場效應(yīng)晶體管的連接單元（2T），可基于存內(nèi)計算架構(gòu)進(jìn)行伊辛圖的映射和計算。另一方面，提出了一種基于鐵電的可調(diào)RNG（6T）以及可控退火方法，顯著提高了求解質(zhì)量?；谒岢龅蔫F電伊辛機(jī)硬件系統(tǒng)，實(shí)現(xiàn)了典型的組合優(yōu)化問題的求解。相較于傳統(tǒng)CMOS伊辛機(jī)，該技術(shù)顯著提升了面積效率和能量效率，展示了其在用于求解真實(shí)世界COP的巨大潛力。該工作以“Novel Ferroelectric-based Ising Machine Featuring Reconfigurable Arbitrary Ising Graph and Controllable Annealing through Device-Algorithm Co-Optimization”為題發(fā)表，博士生徐偉凱為第一作者，黃如院士和黃芊芊教授為通訊作者。

3、基于貝葉斯神經(jīng)網(wǎng)絡(luò)的三維集成阻變存算芯片

深度神經(jīng)網(wǎng)絡(luò)（DNNs）在處理概率性信息時存在局限，容易產(chǎn)生錯誤的高置信度預(yù)測，相比之下，貝葉斯神經(jīng)網(wǎng)絡(luò)（BNNs）通過高斯權(quán)重采樣能夠更精確地建模概率性信息，從而在在自動駕駛、醫(yī)療預(yù)測等領(lǐng)域的應(yīng)用中表現(xiàn)出更優(yōu)的性能。然而，基于CMOS技術(shù)實(shí)現(xiàn)BNN網(wǎng)絡(luò)時面臨功耗和硬件開銷方面的挑戰(zhàn)，同時，傳統(tǒng)平面芯片架構(gòu)在數(shù)據(jù)傳輸方面存在帶寬瓶頸，這進(jìn)一步增加了系統(tǒng)的延遲和功耗。針對上述挑戰(zhàn)，蔡一茂教授-黃如院士團(tuán)隊(duì)面向貝葉斯神經(jīng)網(wǎng)絡(luò)首次提出并研制了基于鉭基RRAM陣列和釩基閾值開關(guān)器件的三維集成阻變存算芯片。利用閾值開關(guān)器件和RRAM器件的內(nèi)稟隨機(jī)性，團(tuán)隊(duì)首次提出了標(biāo)準(zhǔn)正態(tài)分布隨機(jī)數(shù)生成器（SD-RNG），高效實(shí)現(xiàn)了BNN網(wǎng)絡(luò)中的高斯權(quán)重。在此基礎(chǔ)上，面向自動駕駛場景，三維BNN存算芯片實(shí)現(xiàn)了智能變道任務(wù)，與傳統(tǒng)存算芯片相比，對概率性信息的預(yù)測能力提高2.47倍，功耗降低19.9倍，速度提升2.1倍，展示了其在高能效概率性計算領(lǐng)域的顯著優(yōu)勢和應(yīng)用潛力。該工作以“Monolithically 3D Integrated Memristive Bayesian Neural Network for Intelligent Motion Planning”為題發(fā)表，博士生單林波和博士后吳林東為共同第一作者，王宗巍研究員和蔡一茂教授為通訊作者。

4、基于雙核相變存儲器硬件漂移補(bǔ)償存算一體芯片的神經(jīng)流形學(xué)習(xí)系統(tǒng)

神經(jīng)流形能夠有效提取大規(guī)模神經(jīng)數(shù)據(jù)中的潛在模式，構(gòu)建出比傳統(tǒng)腦機(jī)接口系統(tǒng)更為穩(wěn)定的系統(tǒng)。然而，隨著神經(jīng)數(shù)據(jù)量的飛速增長，傳統(tǒng)的馮諾依曼架構(gòu)在處理海量的神經(jīng)數(shù)據(jù)時效率低下，嚴(yán)重限制了基于神經(jīng)流形的腦機(jī)接口系統(tǒng)在邊緣端的實(shí)際應(yīng)用。為此，楊玉超教授-黃如院士課題組提出了基于40nm 雙核相變存儲器（PCM）硬件漂移補(bǔ)償存算一體芯片的神經(jīng)流形學(xué)習(xí)系統(tǒng)，首次結(jié)合PCM二值特性和隨機(jī)特性高效地實(shí)現(xiàn)了神經(jīng)流形學(xué)習(xí)。然而，PCM在實(shí)際應(yīng)用中面臨電導(dǎo)漂移問題，這會降低系統(tǒng)的性能。課題組通過在PCM存算一體芯片中設(shè)計硬件漂移補(bǔ)償電路，并根據(jù)測量的PCM器件特性，開發(fā)出有效的電導(dǎo)漂移補(bǔ)償策略，成功解決了這一問題。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可以有效地捕捉高維神經(jīng)活動的低維潛在結(jié)構(gòu)，而且在計算能效和吞吐量方面均超越了傳統(tǒng)馮諾依曼架構(gòu)。與CPU相比，該系統(tǒng)在計算能效和吞吐量分別提升了476倍和264倍，展示了其在腦機(jī)接口應(yīng)用中的巨大潛力。該工作以“Neural Manifold Learning Based on 40 nm Dual-Mode PCM Compute-in-Memory Chip with Hardware Adaptive Drift Compensation”為題發(fā)表，博士后閆龍皞和博士生李宇琦為共同第一作者，楊玉超教授、黃如院士與中科院上海微系統(tǒng)所宋志棠研究員為通訊作者。

5、高超加性多模態(tài)視聽融合器件

視覺和聽覺是生物體獲取信息的兩大主要感官，視聽融合能顯著增強(qiáng)信息感知效率，提升對模糊信息的感知可靠性，并大幅降低感知能耗。為了提升人工智能系統(tǒng)的多模態(tài)感知能力，硬件層面需要在芯片上集成多種異質(zhì)異構(gòu)傳感器，面臨工藝兼容性差、器件可靠性低及信號串?dāng)_等多重挑戰(zhàn)；在算法層面，目前已有的融合算法通常存在算法復(fù)雜、線性計算為主、功耗高等問題，難以同時滿足多模態(tài)融合的超加性、反有效性及時空整合三大原則。針對以上問題挑戰(zhàn)，賀明研究員-黃如院士團(tuán)隊(duì)揭示新型鉍氧硒氧化物半導(dǎo)體的鐵電特性，設(shè)計構(gòu)建鐵電-半導(dǎo)體晶體管型多模態(tài)感知融合器件，首次在單器件完整實(shí)現(xiàn)多模態(tài)視聽融合的超加性、反有效性以及時空整合原則，視聽融合超加因子高達(dá)2880%，處于國際領(lǐng)先水平；信息波動性從單獨(dú)視覺的69% 和單獨(dú)聽覺的22% 顯著降低至視聽融合后的3%；視聽融合信息用于遠(yuǎn)距離模糊車輛識別，相比單視覺的88.7%和單聽覺的85.9%，融合感知準(zhǔn)確率達(dá)99%，顯著提升識別精度，表明鐵電-半導(dǎo)體晶體管型多模態(tài)感知融合器件對視聽識別精度的顯著提升。該工作以“Achieving Over 2800% Superadditive Visual-Audio Multisensory Integration in-situ Ferroelectric-Semiconducting Transistor for Fuzzy Subject Detection”為題發(fā)表，博士生劉碩為論文第一作者，賀明研究員和沈林曉研究員為通訊作者。

四、GaN功率器件研究

GaN基功率器件具有臨界擊穿電場高、電子遷移率高、極限工作溫度高等優(yōu)良等特性，在新一代移動通訊、服務(wù)器集群、新能源技術(shù)、電動汽車等領(lǐng)域有重大應(yīng)用，是半導(dǎo)體科學(xué)技術(shù)的研究前沿和全球高科技競爭的關(guān)鍵領(lǐng)域之一。北京大學(xué)集成電路學(xué)院魏進(jìn)課題組面向GaN基功率器件與功率集成電路的關(guān)鍵技術(shù)瓶頸，開展了系統(tǒng)的研究工作，在GaN基CMOS集成電路與GaN基萬伏級高壓器件方面取得重大進(jìn)展，2篇論文入選2024 IEDM。

單芯片集成技術(shù)是提升GaN基功率芯片高頻特性的主要技術(shù)路徑，該技術(shù)長期受限于p溝道晶體管的低電流密度。團(tuán)隊(duì)創(chuàng)新提出了極化增強(qiáng)電離概念，大幅提升了p溝道晶體管的電流密度，實(shí)現(xiàn)了國際上傳輸延遲最小的GaN基CMOS集成電路芯片。該工作以“Polarization Enhanced GaN Complementary Logic Circuits with Short Propagation Delay”為題發(fā)表，碩士生李騰為第一作者，魏進(jìn)助理教授與物理學(xué)院沈波教授為通訊作者。

超高壓GaN基功率器件的發(fā)展長期受限于高場陷阱效應(yīng)所引起的動態(tài)電阻退化，以及電場聚集效應(yīng)引起的提前擊穿。針對上述難題，該團(tuán)隊(duì)提出了新型GaN橫向超級晶體管，實(shí)現(xiàn)了擊穿電壓大于1萬伏的增強(qiáng)型GaN基功率器件，在高達(dá)6500V工作電壓下實(shí)現(xiàn)了對動態(tài)電阻的抑制，器件品質(zhì)因數(shù)為國際報道最高值。該工作以“10-kV E-mode GaN Lateral Superjunction Transistor”為題發(fā)表，博士生楊俊杰為第一作者，魏進(jìn)助理教授與物理學(xué)院沈波教授為通訊作者。

以上論文的相關(guān)研究工作得到了國家基金委創(chuàng)新群體、國家重點(diǎn)研發(fā)計劃、國家杰出青年基金、國家高層次人次特殊支持計劃、國家自然科學(xué)基金、高等學(xué)校學(xué)科創(chuàng)新引智計劃等項(xiàng)目的資助，以及國家集成電路產(chǎn)教融合創(chuàng)新平臺、微納電子器件與集成技術(shù)全國重點(diǎn)實(shí)驗(yàn)室、微電子器件與電路教育部重點(diǎn)實(shí)驗(yàn)室、集成電路高精尖創(chuàng)新中心、集成電路科學(xué)與未來技術(shù)北京實(shí)驗(yàn)室等基地平臺的支持。

集成電路學(xué)院學(xué)生匯報講演工作

部分參會北大師生及校友合影

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國際電子器件大會（IEDM）是集成電路器件領(lǐng)域的頂級會議，在國際半導(dǎo)體技術(shù)界享有很高的學(xué)術(shù)地位和廣泛的影響力，被譽(yù)為“器件的奧林匹克盛會”。該會議主要報道國際半導(dǎo)體技術(shù)方面的最新研究進(jìn)展，是著名高校、研發(fā)機(jī)構(gòu)和產(chǎn)業(yè)界領(lǐng)先企業(yè)如英特爾、IBM、TSMC、IMEC等報告其最新研究成果和技術(shù)突破的主要平臺之一。集成電路領(lǐng)域的許多重大技術(shù)突破都是通過該會議正式發(fā)布的。