引言
形式驗證下的連接性檢查是在芯片設(shè)計階段進行的一種檢查，旨在確保芯片的各個模塊之間的連接是正確的、完整的，以及符合設(shè)計規(guī)范的。這種驗證通常包括檢查數(shù)據(jù)流、控制流和信號流，以驗證芯片的各個部分是否能夠正確地交互和協(xié)作，避免因連接錯誤導(dǎo)致的功能失效、性能下降或者其他問題。
產(chǎn)品簡介
EsseCC（Connectivity Checking，CC）主要用于檢查芯片設(shè)計中端到端的物理連接、路徑延遲等是否符合設(shè)計規(guī)范，以提供快速的錯誤檢測和信號之間預(yù)期設(shè)計行為的驗證。EsseCC以RTL電路和連接規(guī)范作為輸入，詳盡驗證芯片內(nèi)IP模塊的靜態(tài)、結(jié)構(gòu)、時延等連接狀態(tài)。與傳統(tǒng)仿真驗證方式不同，EsseCC具有高效、高準確率以及簡單易用的優(yōu)點，其強大功能包括反例生成、波形顯示、原理圖查看、源代碼瀏覽和報告分析，能夠為工程師節(jié)省大量調(diào)試時間。
▲ 測試模塊與模塊連接
應(yīng)用場景
01SoC I/O 連接性檢查
02綜合后Netlist網(wǎng)表連接性檢查
03驗證chiplet技術(shù)下模塊的連接性檢查
04全局時鐘及復(fù)位信號連接性檢查
05總線寄存器的連接性檢查
06集成IP的連接性檢查
產(chǎn)品功能
01支持Verilog/System Verilog和VHDL的混合編譯
02支持物理路徑及連接屬性的驗證
03支持反向生成連接，自動生成高級連接規(guī)格
04支持連接信號的覆蓋率檢查
05支持生成反例的 testbench 及波形圖
06支持所有連接類型，如常量、信號拼接、運算符、無延遲以及具有多個時鐘和復(fù)位的流水線連接
07GUI界面提供原理圖、波形查看
產(chǎn)品優(yōu)勢
01快速、高效的驗證流程
02直觀易操作的用戶界面
▲GUI界面
03支持反例生成和波形顯示
04支持多種引擎的連接性檢查
05支持生成跨DFF的連接關(guān)系生成
06從已知的設(shè)計自動生成連接規(guī)格，用于生成設(shè)計的反向連接進行驗證
07指定黑盒，節(jié)省驗證時間
08自帶debug功能，無需調(diào)用其他工具
09支持從RTL中提取連接，并驗證隨后的RTL修訂中的任何意外更改
10完全自動化驗證，工程師無需專門學(xué)習(xí)形式驗證或SVA
EsseCC能夠幫助設(shè)計人員快速、高效地發(fā)現(xiàn)設(shè)計中的問題，并提供直觀易操作的GUI界面，使得驗證與debug過程更加簡單和直觀。隨著數(shù)字芯片設(shè)計的不斷發(fā)展，EsseCC連接性檢查工具將繼續(xù)發(fā)揮著關(guān)鍵的作用，確保芯片設(shè)計的穩(wěn)定性和可靠性，推動數(shù)字芯片技術(shù)的進步。
