盡管當(dāng)前SoC日漸復(fù)雜，多核多功能，低功耗和高性能依舊是設(shè)計的風(fēng)向標(biāo)。對于內(nèi)存接口而言，更高密度和更低功耗位列評估內(nèi)存解決方案的重要指標(biāo)，DDR5、LPDDR5、GDDR6以及HBM2E等新一代的內(nèi)存接口技術(shù)也因此逐漸成為市場主流。即使面對DRAM市場周期波動，以及存儲大廠庫存積壓和縮減成本的壓力，內(nèi)存DRAM的新勢力技術(shù)依舊火熱，甚至還有加大投資的勢頭。加上生成式AI應(yīng)用、高算力芯片的帶動作用，更高帶寬的DRAM接口保持強(qiáng)勢增長。
AI大模型時代來臨，推動DDR5技術(shù)加速普及
JEDEC（固態(tài)技術(shù)協(xié)會）將DDR5描述為一種“具備革命意義”的內(nèi)存架構(gòu)，迎合AI、云計算、物聯(lián)網(wǎng)等新技術(shù)帶來的存儲和數(shù)據(jù)傳輸需求。相比DDR4，DDR5提供了更高的傳輸速率以及更高的帶寬，從而將內(nèi)存容量進(jìn)一步擴(kuò)大。同時，通過采用更低的電壓以及先進(jìn)的傳輸效率，DDR5也為復(fù)雜SoC，高性能計算提供了基礎(chǔ)條件。
DDR5首先解決的是速度問題，6400Mbps的傳輸速度將單個DQ的速度提高一倍(目前業(yè)內(nèi)最高的速率已達(dá)到8400Mbps)。與之相應(yīng)，速度提高也帶來了更高的密度。DDR5內(nèi)存支持更高的內(nèi)存密度，這意味著在相同的物理空間內(nèi)，可以容納更多的內(nèi)存，這對于需要處理大型數(shù)據(jù)集或運行內(nèi)存密集型應(yīng)用程序的用戶來說是非常有益的。相比DDR4，DDR5的容量提高了4倍，達(dá)到64Gb。每個通道的突發(fā)長度已從8增加到16，這意味著比起DDR4， DDR5 將能夠在相同的時間內(nèi)執(zhí)行兩個 64 字節(jié)操作。DDR5具有16n預(yù)取架構(gòu)，這使其具有更高的速度。另外，DDR5引入更多的Training訓(xùn)練種類，多tap DFE的加入，可以解決傳輸鏈路上的ISI問題。
在DIMM方面，DDR中提供了電源管理電路，PMIC的加入大大提高了電源完整性。在此條件下，電壓可降至1.1V，低于DDR4。而通過PMIC的分配，可以減少噪音和串?dāng)_等問題，也為改善信號完整性提供了一定助力。
降低功耗對于設(shè)備節(jié)能和電池壽命延長尤為重要。DDR5加入了雙通道的支持，兩個40bit的通道能有效提升內(nèi)存訪問性能，同時也為速度提升提供保障。具體到細(xì)節(jié)，DDR5在DIMM會引入更多的溫度傳感器，邊帶信號升級為I3C，多重升級下，降低了速率容量提升所引起的設(shè)計難度。
基于DDR5為傳輸速率、帶寬、容量等方面帶來的種種優(yōu)勢，無論是 PC、筆記本電腦還是人工智能，各行業(yè)和應(yīng)用都正在加速向 DDR5新紀(jì)元邁進(jìn)。生成式 AI 市場蓬勃發(fā)展，用于大模型應(yīng)用的 AI 服務(wù)器也將大力推動對DDR5的需求。
LPDDR5技術(shù)：更高帶寬、更高速度、更低功耗
2019年2月，JEDEC發(fā)布了LPDDR5 標(biāo)準(zhǔn)，相對上一代的LPDDR4x，LPDDR5在速率、功耗和性能等方面均實現(xiàn)了跨越性的升級換代。LPDDR5采用3200MHz的時鐘頻率，就數(shù)據(jù)率而言，速度達(dá)到6400Mbps，相比LPDDR4X提高1.5倍，而LPDDR5X和LPDDR5T甚至可以分別達(dá)到8500Mbps和9600Mbps。LPDDR5雖然采用了單16bit通道，但是通道本身的存儲體量已增加2倍，且可支持多bank group的模式，進(jìn)一步提升數(shù)據(jù)帶寬。
在功耗方面，由于電壓已降低到0.5V，并且LPDDR5具有DVFS、深度睡眠模式、DQ復(fù)制和Write X等新節(jié)能功能，LPDDR5通過使用動態(tài)電壓調(diào)節(jié) DVFS 功能，使得功耗成功降低45%，實現(xiàn)更多節(jié)省。此時，存儲器、控制器可以在通道待機(jī)期間降低 DRAM 的頻率和電壓。LPDDR5通過DVS支持兩種內(nèi)核和I/O電壓，高頻應(yīng)用下分別采用1.05V和0.5V運行電壓，在低頻應(yīng)用下分別運行0.9V和0.3V電壓。另外，通過采用先進(jìn)的可擴(kuò)展CA/CK時鐘結(jié)構(gòu)，可以減輕SoC設(shè)計者的時序Signoff壓力。而Write X的功能加入，則允許將特定的全零模式轉(zhuǎn)變成連續(xù)的存儲器位置，而無需切換通道上的 DQ，即可將功耗進(jìn)一步降低。
圖表1 LPDDR5速度比較
圖表2 DDR5/LPDDR5技術(shù)比較
LPDDR5的應(yīng)用上，率先火熱的是智能手機(jī)市場，同步也伴隨著在平板電腦應(yīng)用的風(fēng)生水起。目前在汽車智能化和AI方面，越來越多的LPDDR5技術(shù)將被采用。11月28日，長鑫存儲正式推出LPDDR5系列產(chǎn)品，包括12Gb的LPDDR5顆粒，POP封裝的12GB LPDDR5芯片及DSC封裝的6GB LPDDR5芯片。國產(chǎn)LPDDR5顆粒將迎來新的一波中高端移動設(shè)備市場浪潮。
GDDR6/HBM技術(shù)，專門應(yīng)用下的專業(yè)選擇
當(dāng)下電腦游戲火爆，推動電腦游戲?qū)︼@卡GPU產(chǎn)生高速數(shù)據(jù)交互需求，而且隨著顯示技術(shù)日新月異，更高幀率、更寬畫幅的游戲也迫切需要更高帶寬和更頻繁的交互。因此，另一個DDR分支——GDDR應(yīng)勢而生，GDDR適合具有高帶寬需求的計算領(lǐng)域，例如圖形相關(guān)計算、數(shù)據(jù)中心和AI等。
一開始GDDR初代與DDR并沒有很大區(qū)別，但在市場和成本的影響下，二者功能逐漸分道揚鑣。此后，瘋狂提高的帶寬需求迫使GDDR技術(shù)不斷發(fā)展，256-bit的GDDR6帶寬已經(jīng)可以達(dá)到768GB/s。顯存可以直接貼片在顯卡上，弱化了走線、信號傳輸延遲等影響。因此，GDDR也出現(xiàn)了和DDR/LPDDR不同的技術(shù)路線：一方面，采用高prefetch, 這樣就可以在每個周期（每個通道）中獲取64字節(jié)（512位）的數(shù)據(jù)；另一方面，采用提高burst length方法，GDDR6突發(fā)長度為16字節(jié)（與DDR5一樣），這使得內(nèi)存每次傳輸最多可獲取64B高速緩存行。GDDR6可以在兩個獨立的通道中獲取與GDDR5X相同數(shù)量的數(shù)據(jù), 同時還將密度提高到16Gb。
圖表3 LPDDR5/DDR5/GDDR6/HBM技術(shù)比較
隨著應(yīng)用的復(fù)雜程度提升，處理器和存儲的交換也愈發(fā)頻繁，急需一種提供高帶寬高位寬的技術(shù)解決能耗和擁擠的問題，HBM（High Bandwidth Memory )應(yīng)運而生。與GDDR5相比，HBM如同高速公路，可獲得更高的帶寬，而尺寸卻小得多。HBM是一個從傳統(tǒng)2D向立體3D發(fā)展的代表產(chǎn)品，開啟了DRAM 3D化道路。HBM采用低速時鐘，并通過大量總線來彌補(bǔ)帶寬的損失，使寬度最多可達(dá)4096位。相比上述的DDR技術(shù)，HBM具有更高帶寬，更高位寬，更低功耗，更小外形的特點。HBM2E中，時鐘和選通以相同頻率運行，最高可達(dá)1.8 GHz，以實現(xiàn)最低延遲解決方案。HBM3 將傳統(tǒng)時鐘信號從主機(jī)去耦到器件和數(shù)據(jù)選通信號，以此來更改時鐘架構(gòu)，WDQS 和 RDQS最大速率為3.2 GHz，可實現(xiàn)高達(dá)6.4 Gbps 的數(shù)據(jù)傳輸速率。
圖表 4先進(jìn)DDR技術(shù)帶寬容量比較
作為SoC芯片重要的組成部分，DDR主要負(fù)責(zé)硬盤、主板、顯卡等硬件與處理器之間的數(shù)據(jù)交換。當(dāng)前，追求更快速率、更高帶寬、更大容量、更低功耗的DDR內(nèi)存技術(shù)已成為不可逆轉(zhuǎn)的發(fā)展趨勢，DDR模塊的設(shè)計難度隨之增大，因此，來自IP廠商成熟可靠的DDR IP產(chǎn)品成為芯片設(shè)計企業(yè)的不二選擇。
根據(jù)研究機(jī)構(gòu) IPnest 數(shù)據(jù)，2022年全球半導(dǎo)體IP市場規(guī)模達(dá)到66.7 億美元，同比增長20.2%。IPnest 預(yù)計，到2025年半導(dǎo)體IP市場規(guī)模將超過100億美元，2021-2026 年的復(fù)合年增長率為16.7%。目前，中國半導(dǎo)體IP市場增速與全球半導(dǎo)體 IP市場基本持平，市場潛力巨大。
隨著AI、汽車智能化、Chiplet等新技術(shù)趨勢為IP產(chǎn)業(yè)帶來新變量，接口IP作為半導(dǎo)體IP最具潛力的細(xì)分品類，賦予了國產(chǎn)廠商更多機(jī)會。
牛芯半導(dǎo)體DDR4/LPDDR4多客戶量產(chǎn)追單，IP成熟穩(wěn)定
牛芯半導(dǎo)體致力于半導(dǎo)體接口IP的開發(fā)和授權(quán)，并基于接口技術(shù)提供相關(guān)整體解決方案。牛芯半導(dǎo)體與多個Foundry廠合作，在主流先進(jìn)/成熟工藝布局SerDes、DDR等中高端接口IP，依靠細(xì)分領(lǐng)域的技術(shù)積累，牛芯半導(dǎo)體自主研發(fā)的IP產(chǎn)品和相關(guān)服務(wù)已獲得累計超百家客戶使用。
在DDR IP布局上, 牛芯半導(dǎo)體能提供成熟穩(wěn)定的DDR3/3L/4 和LPDDR2/3/4/4X MC+DDR完整解決方案，DDR4速率支持3200Mbps，LPDDR4/4X支持4266Mbps。除了在國內(nèi)外主流先進(jìn)工藝節(jié)點12/22/28nm均取得成功的驗證測試結(jié)果，同時也面向國內(nèi)多家客戶實現(xiàn)芯片穩(wěn)定量產(chǎn)。
在與某客戶的合作案例中，牛芯半導(dǎo)體的DDR3/4 LPDDR4 Combo IP充分利用12nm的平臺優(yōu)勢，功耗業(yè)內(nèi)領(lǐng)先，訪問效率優(yōu)勢明顯，并支持Wire-Bonding封裝，以及更低層數(shù)的PCB設(shè)計。更值得一提的是，DDR IP在HTOL、溫循、電源拉偏等條件下仍可以穩(wěn)定工作，展現(xiàn)出高度的可靠性。據(jù)牛芯半導(dǎo)體技術(shù)支持工程師介紹，牛芯半導(dǎo)體DDR產(chǎn)品采用可靠穩(wěn)定的訓(xùn)練算法，能改善不同DDR拓?fù)浜铜h(huán)境所引起的不穩(wěn)定。其中，高速DDR I/O的設(shè)計也得益于牛芯半導(dǎo)體在SerDes高速接口方面的長期積累，SerDes接口中所使用的部分模塊為DDR設(shè)計提供了借鑒，兩者呈現(xiàn)相輔相成的特點。
牛芯半導(dǎo)體DDR5/LPDDR5保持優(yōu)勢，多工藝平臺百花齊放
目前，牛芯半導(dǎo)體已在多個工藝節(jié)點下布局DDR5/LPDDR5產(chǎn)品，涵蓋先進(jìn)工藝以及國產(chǎn)工藝，基于數(shù)字架構(gòu)的獨特設(shè)計，使得DDR PHY更易在不同工藝間遷移，在帶寬和時延的性能平衡以及面積和低功耗的表現(xiàn)上均達(dá)到業(yè)界一流水平。同時，在開發(fā)上更注重國產(chǎn)DRAM顆粒的支持，并對此進(jìn)行特別調(diào)試優(yōu)化以增加魯棒性，使客戶在顆粒供應(yīng)上擁有更全面的選擇。
為了充分發(fā)揮 DDR5/LPDDR5的性能，必須在芯片、封裝、 PCB 等系統(tǒng)關(guān)鍵點上進(jìn)行兼顧電源影響的信號完整性分析。牛芯半導(dǎo)體為客戶量身定制信號完整性和電源完整性方案，圍繞DDR5/LPDDR5，提供針對信號衰減和電源對信號影響的快速檢查，基于在電源網(wǎng)絡(luò)和信號網(wǎng)絡(luò)以及高速I/O的豐富建模經(jīng)驗，能夠?qū)Χ鄠€信號網(wǎng)絡(luò)和電源網(wǎng)絡(luò)時序進(jìn)行仿真。
圖表 5信號完整性影響因素
憑借高性能、低功耗的特點，牛芯半導(dǎo)體多款I(lǐng)P產(chǎn)品技術(shù)指標(biāo)居行業(yè)領(lǐng)先，廣泛應(yīng)用于消費電子、網(wǎng)絡(luò)通信、數(shù)據(jù)存儲、高性能計算、物聯(lián)網(wǎng)、人工智能、汽車電子、工業(yè)控制、醫(yī)療電子等領(lǐng)域。未來，面對廣闊的市場，牛芯半導(dǎo)體將憑借其多年積累的芯片設(shè)計和量產(chǎn)經(jīng)驗，努力把握時代機(jī)遇，持續(xù)專注IP國產(chǎn)化與產(chǎn)業(yè)應(yīng)用需求，通過接口IP的自主知識產(chǎn)權(quán)研發(fā)和創(chuàng)新，為IC設(shè)計產(chǎn)業(yè)不斷注入“芯”活力。
