臺積電 2023 技術論壇表示，旗下 2 納米制程 2025 年推出之際，將是全世界最領先的先進制程，新思科技宣布與臺積電合作，滿足新一代系統(tǒng)單芯片 (SoC) 嚴格設計目標，臺積電最先進 N2 制程提供數(shù)位與客制化設計 EDA 流程。

新思科技指出，相較 N3E 制程，臺積電的 N2 制程采用納米片 (nanosheet) 電晶體結構，在相同功耗下可提升速度達 15% ，或在相同速度下可減少 30% 的功率，同時還能提高芯片密度。新思科技對整體 EDA 技術的大量投入讓設計人員能夠快速啟動 N2 制程設計，不僅為 SoC 帶來差異化同時也能縮短上市時程。

臺積電設計基礎架構管理部負責人Dan Kochpatcharin 表示，臺積電與新思科技協(xié)助雙方客戶在臺積電最先進的 N2 制程中透過新思科技完整的 EDA 解決方案，實現(xiàn)一流的設計結果。雙方長期的合作幫助創(chuàng)新者在各式應用中滿足或超越最嚴苛的產品設計目標；這些應用包括高效能運算、行動和人工智能等。

新思科技 EDA 事業(yè)群策略與產品管理副總裁 Sanjay Bali 說，新思科技和臺積公司持續(xù)推進半導體技術，在最新的 N2 制程上挑戰(zhàn)設計物理的極限。在臺積電 N2 制程中運用新思科技數(shù)位與客制化設計流程能讓設計人員大大受惠于臺積電 N2 制程的先進功能，并縮短上市時程。

新思科技強調，獲認證的 EDA 和 IP 解決方案在臺積電 3 納米制程技術的成功，建立了雙方在 N2上的合作基礎，迄今已有數(shù)十家業(yè)界領先公司借此成功實現(xiàn)投片 (tape-out)。新思科技的客戶可仰賴經認證的數(shù)位與客制化設計流程、新思科技基礎 IP 和介面 IP 以及新思科技芯片生命周期管理 (SLM) 的芯片內 (in-chip) 制程、電壓和溫度 (PVT) 監(jiān)控 IP 來提升 N3 設計。而有意將 N4 和 N5 設計轉移到 N3E 的設計人員則可利用新思科技 EDA 類比遷移流程，有效率地在不同制程節(jié)點中重復使用同一設計。