新思科技 X 第八屆創(chuàng)芯大賽持續(xù)高能來襲！雙賽道創(chuàng)新挑戰(zhàn)，未來由你定義

作者：愛集微 5小時(shí)前

來源：新思科技 #新思科技# #創(chuàng)芯大賽#

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自2018年首屆創(chuàng)芯大賽舉辦以來，新思科技作為創(chuàng)始合作方，始終堅(jiān)守初心，深度參與其中，持續(xù)為中國集成電路產(chǎn)業(yè)的蓬勃發(fā)展添磚加瓦，積極挖掘并培育新生代人才。

新思科技始終致力于加速萬物智能時(shí)代的進(jìn)程，是值得信賴的行業(yè)先鋒，為全球創(chuàng)新提供從芯片到系統(tǒng)的全面設(shè)計(jì)解決方案，業(yè)務(wù)范圍覆蓋電子設(shè)計(jì)自動化 (EDA)、半導(dǎo)體 IP 以及系統(tǒng)和芯片驗(yàn)證等領(lǐng)域。

當(dāng)下，汽車電子和人工智能技術(shù)飛速發(fā)展，為培養(yǎng)高質(zhì)量人才，推動芯片領(lǐng)域創(chuàng)新發(fā)展，新思科技在第八屆創(chuàng)芯大賽中量身定制了兩道針對性賽題，鼓勵(lì)學(xué)生踴躍參與，通過實(shí)踐培養(yǎng)契合行業(yè)需求的跨界人才。

獎(jiǎng)項(xiàng)設(shè)置

一等獎(jiǎng)2隊(duì)，每道賽題各1隊(duì)，每隊(duì)獎(jiǎng)金1萬元

二等獎(jiǎng)6隊(duì)，每道賽題各3隊(duì)，每隊(duì)獎(jiǎng)金0.5萬元

*擬邀請優(yōu)秀獲獎(jiǎng)?wù)邊⒓有滤伎萍奸_發(fā)者大會，最終方案以企業(yè)官宣為準(zhǔn)

*參賽者可優(yōu)先獲得新思科技實(shí)習(xí)生崗位機(jī)會，簡歷發(fā)送至郵箱snps_cpicic22@synopsys.com

競賽時(shí)間

初賽報(bào)名截止日期：2025年6月15日

賽題一命題專家介紹

周磊

新思科技汽車電子芯片驗(yàn)證平臺專家

擁有19年數(shù)字IC設(shè)計(jì)、驗(yàn)證經(jīng)驗(yàn)?，F(xiàn)任職于新思科技，負(fù)責(zé)功能安全驗(yàn)證產(chǎn)品相關(guān)工作。

張志祥

新思科技汽車電子芯片驗(yàn)證平臺專家

9年數(shù)字驗(yàn)證經(jīng)驗(yàn), 現(xiàn)任職于新思科技, 負(fù)責(zé)功能安全驗(yàn)證產(chǎn)品相關(guān)工作。

新思科技企業(yè)命題賽題一

汽車電子功能安全性要求下的總線互連組件設(shè)計(jì)

近年來，智能汽車和自動駕駛技術(shù)快速發(fā)展，帶動了汽車芯片市場的熱潮。一輛普通燃油車可能搭載數(shù)十顆芯片來完成各種控制、監(jiān)測和計(jì)算，而高端燃油車的芯片數(shù)量甚至超過百顆。隨著中國“碳中和” 目標(biāo)的推進(jìn)，新能源汽車的普及率要求在2035年達(dá)到30%。相比燃油車，新能源汽車對芯片的需求更為旺盛，所使用的芯片數(shù)量將成倍增長。這一趨勢吸引了大量新興芯片設(shè)計(jì)公司入局，同時(shí)，傳統(tǒng)車企與造車新勢力也積極投入，力求自研汽車芯片。

然而，汽車與芯片交叉領(lǐng)域的人才極為稀缺，尤其是掌握功能安全的專業(yè)人才。這一短板使得大多數(shù)汽車芯片企業(yè)在滿足車規(guī)要求方面面臨巨大挑戰(zhàn)。要獲得車企認(rèn)可，汽車芯片需通過嚴(yán)格的車規(guī)認(rèn)證，如 AEC-Q100 和 ISO 26262 等標(biāo)準(zhǔn)，它們覆蓋了車輛功能安全的各個(gè)環(huán)節(jié)。

針對這一行業(yè)痛點(diǎn)，新思科技特別設(shè)計(jì)了本次賽題，旨在吸引更多學(xué)生參與汽車芯片的功能安全設(shè)計(jì)。從概念構(gòu)思到編碼實(shí)現(xiàn)，從功能開發(fā)到安全驗(yàn)證，參賽者將深入體驗(yàn)符合車規(guī)要求的完整芯片設(shè)計(jì)流程，培養(yǎng)對汽車功能安全的初步理解和思考，為行業(yè)輸送緊缺人才。

命題描述及要求

1. 參與學(xué)員要求

● 熟練掌握Verilog語言，具備獨(dú)立閱讀與編寫RTL設(shè)計(jì)代碼的能力。

● 具備扎實(shí)的數(shù)字電路設(shè)計(jì)基礎(chǔ)，能夠進(jìn)行電路的基本分析與設(shè)計(jì)。

2. 輸入與輸出

● 輸入：

賽題提供的總線互連模塊設(shè)計(jì)規(guī)范文檔。

一個(gè)基礎(chǔ)功能測試要求文檔。

● 輸出：

參賽者在參賽周期內(nèi)完成對設(shè)計(jì)規(guī)范文檔的分析，并設(shè)計(jì)出符合規(guī)范的總線互連模塊。

完成安全機(jī)制的分析、設(shè)計(jì)文檔，及RTL代碼編寫。

開發(fā)測試環(huán)境及用例以測試模塊的功能正確性。

開發(fā)注錯(cuò)仿真環(huán)境及用例以測試并統(tǒng)計(jì)模塊對錯(cuò)誤的診斷覆蓋率。

提交工程目錄結(jié)構(gòu)說明，標(biāo)注出各產(chǎn)出物的路徑及列表。

3. 參賽者將接受新思科技專家提供的基礎(chǔ)理論培訓(xùn)，以深入理解功能安全性的基本概念，包括失效模型、安全機(jī)制及注錯(cuò)仿真的基本原理。

4. 基于總線互連模塊的設(shè)計(jì)，參賽者需提煉出失效模型，并撰寫失效模型描述文檔。隨后，根據(jù)失效模型定義電路的失效范圍、類型，并規(guī)劃相應(yīng)的安全機(jī)制，完成注錯(cuò)仿真計(jì)劃文檔。

5. 參賽者將實(shí)現(xiàn)計(jì)劃文檔中規(guī)劃的安全機(jī)制電路，確保對數(shù)據(jù)路由模塊的各類失效模型進(jìn)行全面的覆蓋、探測或自動糾正錯(cuò)誤。此外，參賽者需根據(jù)注錯(cuò)仿真計(jì)劃文檔中的電路失效范圍及類型，完成注錯(cuò)仿真測試用例的編寫，并提交仿真測試結(jié)果。

評審得分點(diǎn)

1. 模塊基礎(chǔ)功能實(shí)現(xiàn)（總分30分）

● 完成模塊設(shè)計(jì)文檔補(bǔ)充，清晰描述實(shí)現(xiàn)思路（10分）

● 完成RTL編碼，并通過testbench測試結(jié)果表明設(shè)計(jì)規(guī)范中的各個(gè)feature支持情況。（20分）

2. 安全性理論分析及文檔（總分20分）

● 對設(shè)計(jì)中memory和寄存器可能的失效點(diǎn)進(jìn)行分析，列舉可能出現(xiàn)的失效情況，產(chǎn)生的后果，并提出對應(yīng)安全機(jī)制，描述最終保護(hù)結(jié)果。（10分）

● 對數(shù)字邏輯進(jìn)行可能的失效分析，列舉可能出現(xiàn)的失效情況，產(chǎn)生的后果，并提出對應(yīng)安全機(jī)制，描述最終保護(hù)結(jié)果。（10分）

*例：B模塊A邏輯可能出現(xiàn)短路到低電平的錯(cuò)誤，導(dǎo)致輸出數(shù)據(jù)不正確。采用XXX的安全機(jī)制進(jìn)行保護(hù)，能將錯(cuò)誤數(shù)據(jù)糾正，保證輸出是正確的數(shù)據(jù)。

3. 安全機(jī)制實(shí)現(xiàn)：功能越完善，保護(hù)范圍越大，得分越高。自動糾錯(cuò)型設(shè)計(jì)比探測性設(shè)計(jì)得分更高（總分30）

● 完成memory和寄存器保護(hù)，對可能失效進(jìn)行探測或者糾錯(cuò)。探測型安全機(jī)制（奇偶校驗(yàn)等）最高60%分?jǐn)?shù)；糾錯(cuò)型安全機(jī)制（ECC等）最高100%分?jǐn)?shù)。（10分）

● 完成數(shù)字邏輯保護(hù)，對可能失效進(jìn)行探測或者糾錯(cuò)。探測型安全機(jī)制（奇偶校驗(yàn)，雙核互鎖等）最高60%分?jǐn)?shù)；糾錯(cuò)型安全機(jī)制（ECC，三倍冗余糾錯(cuò)等）最高100%分?jǐn)?shù)。（20分）

4. 注錯(cuò)測試用例越完善，測試報(bào)告結(jié)果覆蓋越高，得分越高（總分20）

● 增加專用測試用例進(jìn)行memory和寄存器注錯(cuò)測試，按memory bits覆蓋數(shù)量計(jì)分。（例：32bits width * 8 depth = 256 memory bits total，測試用例覆蓋128bits即得分50%）（10分）

● 增加專用測試用例進(jìn)行數(shù)字邏輯注錯(cuò)測試，按數(shù)字邏輯覆蓋比例計(jì)分。（10分）

5.在完成以上評審后如出現(xiàn)多隊(duì)平分的情況下，按設(shè)計(jì)文檔中的附加分部分進(jìn)行排名評定，完成的附加功能點(diǎn)越多，得分越高。

輸出及提交要求

● 完善后的設(shè)計(jì)文檔，功能模塊RTL代碼。

● 功能仿真計(jì)劃文檔，功能測試環(huán)境及用例，環(huán)境運(yùn)行說明文件，功能仿真測試結(jié)果文件（包含代碼行覆蓋率）。

● 失效模型描述文檔，安全機(jī)制分析及設(shè)計(jì)文檔。

● 安全機(jī)制實(shí)現(xiàn)RTL代碼（可和#1中RTL代碼合并提供）。

● 注錯(cuò)仿真計(jì)劃文檔，注錯(cuò)仿真環(huán)境及用例，環(huán)境運(yùn)行說明文件，注錯(cuò)仿真測試結(jié)果文件（包含診斷覆蓋率）。

賽題二命題專家介紹

李隆

新思科技資深應(yīng)用工程師

10年數(shù)字芯片驗(yàn)證經(jīng)驗(yàn)，現(xiàn)任職于新思科技，負(fù)責(zé)AI/GenAI驗(yàn)證產(chǎn)品相關(guān)工作。

新思科技企業(yè)命題賽題二

基于LLM的Verilog RTL代碼生成與驗(yàn)證

隨著人工智能（AI）技術(shù)的飛速發(fā)展，特別是大規(guī)模語言模型（LLM）和生成式AI（GenAI）的興起，AI在各個(gè)領(lǐng)域的應(yīng)用正展現(xiàn)出巨大潛力和影響力。根據(jù)Statista的最新數(shù)據(jù)，2022年全球AI市場規(guī)模達(dá)到了約935億美元，預(yù)計(jì)到2027年將超過2670億美元，年復(fù)合增長率高達(dá)22.6%。

在芯片設(shè)計(jì)開發(fā)領(lǐng)域，AI的應(yīng)用已經(jīng)從理論研究邁向?qū)嶋H應(yīng)用。據(jù)統(tǒng)計(jì)，2022年，全球約30%的芯片設(shè)計(jì)項(xiàng)目已經(jīng)開始使用AI技術(shù)，這一比例預(yù)計(jì)在未來五年內(nèi)將提升至60%以上。AI+EDA的結(jié)合，正在重塑芯片設(shè)計(jì)流程，極大提高設(shè)計(jì)效率與精度，幫助開發(fā)者更快、更精準(zhǔn)地完成任務(wù)。

為激發(fā)更多新生力量投身這一創(chuàng)新領(lǐng)域，新思科技在本次大賽中特別設(shè)立AI+EDA方向賽題，鼓勵(lì)參賽者探索智能化的芯片設(shè)計(jì)與驗(yàn)證解決方案。希望借助本次競賽，推動AI在芯片設(shè)計(jì)中的創(chuàng)新應(yīng)用，為行業(yè)培養(yǎng)具備前瞻視野與實(shí)踐能力的優(yōu)秀人才。

命題描述及要求

選擇國內(nèi)現(xiàn)有的開源大語言模型（LLM），根據(jù)芯片設(shè)計(jì)規(guī)格（如功能描述、性能指標(biāo)等），通過提示詞輸入給LLM模型，生成符合功能規(guī)范的Verilog RTL 設(shè)計(jì)代碼，及Verilog/SystemVerilog 測試代碼及腳本。使用仿真工具（VCS）執(zhí)行測試用例，確保生成的代碼符合設(shè)計(jì)需求。對給定的功能點(diǎn)需要有用例有效驗(yàn)證通過，保證代碼覆蓋率不低于95% 。在此基礎(chǔ)上，鼓勵(lì)參賽者對于結(jié)合EDA工具和大模型實(shí)現(xiàn)驗(yàn)證流程的自動化能有更多探究。

1. 參與學(xué)員要求

● 熟練掌握Verilog語言，具備獨(dú)立閱讀與編寫RTL設(shè)計(jì)代碼及驗(yàn)證環(huán)境的能力。

● 具備扎實(shí)的數(shù)字電路設(shè)計(jì)基礎(chǔ)，能夠進(jìn)行電路的基本分析與設(shè)計(jì)。

● 具備對LLM大模型使用提示詞工程生成RTL設(shè)計(jì)代碼的能力。

2. 輸入與輸出

● 輸入：

賽題提供幀格式序列檢測生成模塊設(shè)計(jì)規(guī)范文檔。

● 輸出：

Spec設(shè)計(jì)規(guī)范說明書：參賽者在一周左右完成對設(shè)計(jì)要求文檔的分析，自行細(xì)化補(bǔ)全設(shè)計(jì)出符合規(guī)范的幀格式序列檢測生成模塊的Spec設(shè)計(jì)規(guī)范說明書。

RTL模塊代碼：在接下來的兩周左右，自行選擇開源LLM大模型，使用提示詞生成幀格式序列檢測生成模塊的RTL設(shè)計(jì)代碼。

驗(yàn)證環(huán)境及運(yùn)行流程說明：隨后的兩至三周左右，使用大模型或自行編寫搭建驗(yàn)證環(huán)境平臺及用例、腳本等，完成對模塊特性的驗(yàn)證，提供相關(guān)驗(yàn)證環(huán)境及運(yùn)行用例的流程說明。對于驗(yàn)證平臺的代碼及驗(yàn)證方法不做限制，可以自行選擇Verilog TB/SystemVerilog/UVM等。

覆蓋率報(bào)告：參賽者需提交相關(guān)模塊的代碼覆蓋率URG報(bào)告。

LLM大模型運(yùn)行日志：參賽者需留存使用提示詞生成RTL（及驗(yàn)證環(huán)境）過程的完整log日志，并提供以截圖的形式保存最后一次生成代碼的記錄，以作為交付件

*注意，以上描述中的時(shí)間僅為工作量預(yù)估，并非實(shí)際完成時(shí)間的限制。

3. 參賽者還將接受新思科技專家提供的基礎(chǔ)理論培訓(xùn)，以深入理解大模型、提示詞工程等相關(guān)基本原理，及本次題目的設(shè)計(jì)講解。

4. 基于幀格式序列檢測生成模塊的設(shè)計(jì)，參賽者需細(xì)化其中每個(gè)功能特性的設(shè)計(jì)描述，包含解幀、CRC校驗(yàn)、異步FIFO，獨(dú)熱碼編碼、通道選擇等，完成Spec設(shè)計(jì)規(guī)范說明書（輸出件a）。

5.參賽者將實(shí)現(xiàn)計(jì)劃規(guī)范書定義的電路功能，用大模型生成RTL代碼（輸出件b），制定清晰的驗(yàn)證計(jì)劃及featurelist/testlist，對相關(guān)特性編寫測試用例并有效覆蓋,提供完整的驗(yàn)證環(huán)境及腳本，并對進(jìn)行功能測試用例運(yùn)行流程提供清晰的流程說明（輸出件c）,參賽者需根據(jù)功能特性描述，確保要求的特性全部有用例完成測試，且代碼覆蓋率覆蓋在95%以上，并提交仿真測試結(jié)果及覆蓋率報(bào)告(輸出件d)。此外，參賽者需對使用LLM生成RTL代碼的完整過程以log及截圖形式記錄保存，提交完整的使用流程（輸出件e）。

評審得分點(diǎn)

1. 模塊基礎(chǔ)功能實(shí)現(xiàn)（總分30分）

● 完成模塊設(shè)計(jì)文檔補(bǔ)充，清晰描述實(shí)現(xiàn)思路（10分）

● 通過prompt輸入，使LLM生成的Verilog代碼通過功能測試，功能滿足設(shè)計(jì)規(guī)范要求（20分）

2. 驗(yàn)證實(shí)現(xiàn)（30分）

● 根據(jù)設(shè)計(jì)規(guī)范制定驗(yàn)證計(jì)劃（vplan）,提取測試點(diǎn)，設(shè)置測試用例集（10分）

● 搭建完備的驗(yàn)證平臺及測試用例（10分）

● 代碼覆蓋率要求不低于95%（10分）

3. 結(jié)合大模型技術(shù)的驗(yàn)證流程自動化（20分）

如果在1~2基本項(xiàng)完成的基礎(chǔ)上，參賽者有效結(jié)合LLM大模型及驗(yàn)證工具指令、相關(guān)腳本，實(shí)現(xiàn)測試平臺代碼生成及驗(yàn)證的流程自動化，可獲得最高20分得分。自動化過程包括并不局限于：

● 自動化測試腳本生成：通過LLM生成驗(yàn)證所需的測試腳本，并自動化執(zhí)行這些腳本，減少手工編寫和執(zhí)行測試的時(shí)間

● 文檔生成：通過LLM自動生成設(shè)計(jì)規(guī)范書、驗(yàn)證計(jì)劃、流程手冊等相關(guān)文檔，確保驗(yàn)證過程的透明度和可追溯性