堆疊納米片全環(huán)繞柵（GAA）晶體管因其卓越的柵控能力、優(yōu)異的驅(qū)動(dòng)性能和靈活的電路設(shè)計(jì)，被視為繼FinFET之后主流集成電路制造的核心晶體管結(jié)構(gòu)。三星（Samsung）、臺(tái)積電（TSMC）和英特爾（Intel）等半導(dǎo)體巨頭已在3納米及以下技術(shù)節(jié)點(diǎn)開(kāi)始或計(jì)劃采用這一器件進(jìn)行大規(guī)模生產(chǎn)。然而，目前的堆疊納米片GAA器件面臨著溝道界面態(tài)較大，難以實(shí)現(xiàn)理想的亞閾值開(kāi)關(guān)的挑戰(zhàn)。一個(gè)關(guān)鍵原因是新引入的GeSi/Si超晶格疊層在材料界面上容易受到集成熱預(yù)算的影響，導(dǎo)致Ge原子的擴(kuò)散與再分布。這樣一來(lái)，納米片溝道釋放后表面會(huì)殘留微量Ge原子，進(jìn)而引發(fā)額外的界面缺陷，降低載流子的導(dǎo)電性能。
為了解決這一難題，中國(guó)科學(xué)院微電子所集成電路先導(dǎo)工藝研發(fā)團(tuán)隊(duì)提出了一種低溫臭氧準(zhǔn)原子級(jí)處理（qALE）技術(shù)，與GAA晶體管納米片溝道釋放工藝完全兼容。該技術(shù)在納米片溝道釋放后，通過(guò)極薄的臭氧自限制氧化與腐蝕反應(yīng)，精準(zhǔn)去除納米片溝道表面殘留的Ge原子，避免損傷內(nèi)層Si溝道。經(jīng)過(guò)低溫qALE處理后，CMOS器件的特性顯示，納米片溝道的界面態(tài)密度降低了兩個(gè)數(shù)量級(jí)，晶體管的亞閾值開(kāi)關(guān)擺幅優(yōu)化至60.3 mV/dec，幾乎達(dá)到器件的熱力學(xué)理論極限（60mV/dec），漏電流（Ioff）降低了66.7%。此外，由于處理后溝道表面電荷引起的載流子散射明顯減少，晶體管開(kāi)態(tài)電流（Ion）也提升了超過(guò)20%。這一研究為制備高性能的堆疊納米片GAA器件提供了一條高效且低成本的技術(shù)路徑。
基于本研究的論文“Record 60.3 mV/dec Subthreshold Swing and >20% Performance Enhancement in Gate-All-Around Nanosheet CMOS Devices using O3-based Quasi-Atomic Layer Etching Treatment Technique”（doi:10.1109/LED.2024.3524259）近期發(fā)表在IEEE Electron Device Letters上，并成為該期刊的封面論文（圖3）。微電子所研究生蔣任婕和桑冠蕎為論文的第一作者，張青竹研究員和殷華湘研究員為共同通訊作者。該研究得到了中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)專(zhuān)項(xiàng)（A類(lèi)）和國(guó)家自然科學(xué)基金的支持。
圖1：低溫臭氧準(zhǔn)原子級(jí)腐蝕（qALE）技術(shù)和GAA晶體管溝道形貌
圖2：溝道qALE處理的GAA CMOS晶體管電學(xué)特性
圖3：論文入選IEEE EDL期刊封面
