隨著集成電路密度不斷提高,晶體管的工藝節(jié)點不斷微縮,已逼近物理極限。三維互補(bǔ)式場效應(yīng)晶體管(3D CMOS)技術(shù)成為破局的潛在路徑。傳統(tǒng)硅基3D CMOS集成技術(shù)熱預(yù)算較高,導(dǎo)致工藝復(fù)雜成本提高,并可能引發(fā)性能退化等問題,限制了其商業(yè)應(yīng)用。
針對上述問題,中國科學(xué)院微電子研究所抗輻照實驗室李博研究員、陸芃副研究員團(tuán)隊基于碳納米管材料低溫成膜能力,提出一種碳納米管/硅異質(zhì)集成(CNT/Si Heterogeneous Integration)的3D CMOS技術(shù),實現(xiàn)了180nm SOI器件后道的低溫(≤150℃)碳納米管器件集成。團(tuán)隊提出了面向高性能數(shù)字電路應(yīng)用的工藝優(yōu)化方案,實現(xiàn)了碳納米管器件閾值電壓的精準(zhǔn)調(diào)控,可完成N、P晶體管電學(xué)特性的匹配,3D CMOS噪聲容限顯著提升(NMH/NML?= 0.404/0.353× VDD),同時實現(xiàn)了高增益(~49.9)、超低功耗(390 pW)及高均一性(片間差異<6%)等優(yōu)異性能。為論證該技術(shù)在先進(jìn)工藝節(jié)點中的集成能力,團(tuán)隊使用TCAD仿真搭建了14nm FinFET/CNT 3D CMOS電路單元,理論分析顯示其在噪聲容限和功耗方面優(yōu)于商用14nm-FinFET工藝。
基于該研究成果的論文“Low-Thermal-Budget Construction of Carbon Nanotube p-FET on Silicon n-FET toward 3D CMOS FET Circuits with High Noise Margins and Ultra-Low Power Consumption”近期發(fā)表在國際著名期刊Advanced Functional Materials上(DOI:10.1002/adfm.202504068)。本工作由微電子所李博研究員團(tuán)隊、南京大學(xué)朱馬光研究員團(tuán)隊、安徽大學(xué)胡海波教授團(tuán)隊合作完成,微電子所為第一單位。
圖1 碳硅三維異質(zhì)集成CMOS FET器件示意圖
圖2 碳納米管器件與硅基器件的電性匹配
圖3 碳硅CMOS FET器件電學(xué)性能表現(xiàn)
